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參數(shù)資料
| 型號： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數(shù)： | 81/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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Agere Systems Inc.
79
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
7 Clock Architecture
(continued)
7.4.3 DPLL1
A digital phase-lock loop is provided to generate a 4.096 MHz or 2.048 MHz reference to APLL1, selectable via
register 0x0020B (DPLL1 rate). The DPLL1 operates at 32.768 MHz, derived from the XTAL1 crystal input. The
DPLL1 synchronization source is selectable (register 0x0020A, DPLL1 input selector) between the main clock
selection signal, the output of the resource divider, or the output of the main divider, and is intended to be pre-
sented as an 8 kHz frame reference. DPLL1 is determined to be in-lock or out-of-lock, based on the state of the
output clock when an edge transition is detected at the synchronization source. An out-of-lock condition results in
a DPLL1 correction, which can either lengthen or shorten its current output clock period by 30.5 ns.
7.4.4 Reference Selector
The APLL1 reference clock is selectable between five possible sources via register 0x00202, APLL1 input selec-
tor. A 4.096 MHz or 2.048 MHz reference must be provided. The five possible sources are shown below:
n
XTAL1 crystal (16.384 MHz) divided-by-4
n
Main divider output
n
Resource divider output
n
DPLL1 output
n
PRI_REF_IN external chip input
7.4.5 Internal Clock Generation
The main internal functions of T8110 are synchronous to the 65.536 MHz output of APLL1. This clock is further
divided to generate 32.768 MHz, 16.384 MHz, and 8 kHz internal reference signals. Additional divide-down values
to 8.192 MHz, 4.096 MHz, and 2.048 MHz are generated. These generated clocks are the source for H1x0,
H-MVIP MVIP and SC-bus clocks when the T8110 is mastering the bus clocks; see Section 7.2 on page 72.
These internally generated clocks can either be free-running, or can be aligned to the incoming main selection
clock and frame, via a phase alignment circuit (see Section 7.4.5.1).
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