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參數(shù)資料
| 型號(hào)： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數(shù)： | 29/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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Agere Systems Inc.
27
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
4 PCI Interface
(continued)
Notes:
T8110 PCI I/F has medium decode speed. There is always a two-cycle turnaround between assertion of PCI_FRAME# and assertion of
PCI_DEVSEL#.
Turnaround time for memory reads from the T8110 is variable, depending on the region being accessed, and the synchronization time across
the PCI clock and application clock domains. Initial target latency is typically between 10
—12 PCI clock cycles.
PCI core read FIFO depth = 8.
For register region access, the application side operates at a faster rate than the PCI side, so the read FIFO will never become empty, and burst
read data is returned as quickly as the PCI bus can accept it.
For connection memory access, the application side operates slightly slower than the PCI side, so it is possible to empty the read FIFO. In this
case, the PCI_TRDY# signal is deasserted while the application side catches up.
Figure 9. T8110 PCI Interface
—Burst Read Cycle
Notes:
T8110 PCI I/F has medium decode speed. There is always a two-cycle turnaround between assertion of PCI_FRAME# and assertion of
PCI_DEVSEL#.
Turnaround time for memory read RETRY is variable, depending on the region being accessed, and the synchronization time across the PCI
clock and application clock domains. Initial target latency for a RETRY is typically between 8
—10 PCI clock cycles.
Figure 10. T8110 PCI Interface—Delayed Read Cycle (Retry)
PCI_FRAME#
PCI_IRDY#
PCI_TRDY#
PCI_IDSEL
PCI_DEVSEL#
PCI_CLK
PCI_AD[31:0]
PCI_CBE#[3:0]
PCI_STOP#
PCI_PAR
ADDR
MEM_RD
(0x6)
Byte Enable 1
Addr
Parity
XXXXX
XXXXX
XXXXX
DATA 1
Data
Parity 1
BEn 1
INITIAL TARGET LATENCY =
10 TO 12 CLOCKS (TYPICAL)
DATA 2
BEn 2
XXXXX
DATA n-1
DATA n
BEn n-1
BEn n
Data
Parity n-2
Data
Parity n-1
Data
Parity n
PCI_FRAME#
PCI_IRDY#
PCI_TRDY#
PCI_IDSEL
PCI_DEVSEL#
PCI_CLK
PCI_AD[31:0]
PCI_CBE#[3:0]
PCI_STOP#
PCI_PAR
ADDR
MEM_RD
(0x6)
BYTE ENABLE
Addr
Parity
XXXXX
XXXXXXXXXXXXXXXXXX
XXXXXXXXXXXXXXXXXX
XXXXXXXXXXXX
BYTE ENABLE
XXXXXXXXXXXXXXXXXXXXXXX
INITIAL TARGET LATENCY = 8 TO 10 CLOCKS (TYPICAL)
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