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參數(shù)資料
| 型號： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數(shù)： | 12/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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10
Agere Systems Inc.
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
2 Pin Description
(continued)
Signal
LREF
TCLK_OUT
PRI_REF_OUT
PRI_REF_IN
NR1_SEL_OUT
NR1_DIV_IN
NR2_SEL_OUT
NR2_DIV_IN
I/O
In
Out
Out
In
Out
In
Out
In
Width
8
1
1
1
1
1
1
1
Function
Local clock reference inputs.
Internal chip clock output.
Main divider reference out for CLAD/DJAT.
CLAD/DJAT reference in for APLL1.
CT_NETREF1 selection out for CLAD/DJAT.
CLAD/DJAT reference in for CT_NETREF1 divider.
CT_NETREF2 selection out for CLAD/DJAT.
CLAD/DJAT reference in for CT_NETREF2 divider.
Table 6. GPIO Interface Signals
Signal
GP0
GP1
GP2
GP3
GP4
GP5
GP6
GP7
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
Width
1
1
1
1
1
1
1
1
GPIO Function
Alternate Function
A-master indicator out.
B-master indicator out.
Forwarded PCI_RST# out.
—
—
—
—
—
GPIO bit 0 I/O
GPIO bit 1 I/O
GPIO bit 2 I/O
GPIO bit 3 I/O
GPIO bit 4 I/O
GPIO bit 5 I/O
GPIO bit 6 I/O
GPIO bit 7 I/O
Table 7. Miscellaneous Interface Signals
Signal
RESET#
SYSERR
CLKERR
LPUE
I/O
In
Out
Out
In
Width
1
1
1
1
Function
Chip reset.
System error indicator.
Clocking error indicator.
Pull-up enable for signals: FG, GP, L_D, LREF, MB_D, NR1_DIV_IN,
NR2_DIV_IN, PRI_REF_IN.
EEPROM chip select.
PCI bus environment, apply GND for microprocessor interface, apply 3.3 V or
5 V for PCI interface.
EE_CS
Out
In
1
1
VIO/
μ
P_SELECT
Table 8. JTAG Signals
Signal
TRST#
TCK
TMS
TDI
TDO
I/O
In
In
In
In
Out
Width
1
1
1
1
1
Function
JTAG reset.
JTAG clock.
JTAG mode select.
JTAG data in.
JTAG data out.
Table 5. Clock Circuit Interface Signals
(continued)
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