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參數(shù)資料
| 型號： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數(shù)： | 47/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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Agere Systems Inc.
45
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
5 Microprocessor Interface
(continued)
5.3.4 Data Memory Space Access
The T8110 data memory is not guaranteed to be immediately available for access. Access to data memory is prior-
itized for standard H-bus/L-bus switching, with microprocessor bus transaction access allowed as the lowest prior-
ity. The latency time to acknowledge these transactions is indeterminate and depends on the H-bus/L-bus
switching configuration. Data memory access timing for Figure 17 and Figure 18 is shown below.
* Max data memory space access time is indeterminate, and depends on how much of the data memory access bandwidth is being taken by
TDM switch connections.
5.3.5 Virtual Channel Memory Space Access
Microprocessor access to the virtual channel memory is provided for diagnostic purposes only and is disabled by
default. Access to this region is enabled via the diagnostic registers; see Section 13 on page 128. The T8110 vir-
tual channel memory is not guaranteed to be immediately available for access. Access to virtual channel memory
is prioritized for standard H-bus/L-bus switching, with microprocessor bus transaction access allowed as the low-
est priority. The latency time to acknowledge these transactions is indeterminate and depends on the H-bus/L-bus
switching configuration. Virtual channel memory access timing for Figure 17 and Figure 18 is shown below.
* Immediate response, same as register access, assuming no virtual channel connections are programmed into the connection memory (virtual
channels aren’t supported with the microprocessor interface protocol selected).
Table 19. Data Memory Space Access Timing
Name
taccess
tas
tah
tRDYlo
tRDYhi
tDTACKlo
tDTACKhi
tde
tdv
tdz
tds
tdh
Parameter
Min (ns)
41
5
0
6
36
36
10
7
5
10
25
0
Max (ns)
*
—
—
12
*
*
15
14
9
16
—
—
Overall Access Time
Address Setup Time
Address Hold Time
Intel
Cycle, Time to RDY Deasserted
Intel
Cycle, Time to RDY Reasserted
Motorola
Cycle, Time to DTACKn Asserted
Motorola
Cycle, Time to DTACKn Deasserted
Read Cycle, Time to Data Enabled
Read Cycle, Time to Data Valid
Read Cycle, Time to Data Invalid
Write Cycle, Data Setup Time
Write Cycle, Data Hold Time
Table 20. Virtual Channel Memory Space Access Timing
Name
taccess
tas
tah
tRDYlo
tRDYhi
tDTACKlo
tDTACKhi
tde
tdv
tdz
tds
tdh
Parameter
Min (ns)
41
5
0
6
36
36
10
7
5
10
25
0
Max (ns)
—
—
—
12
57*
55*
15
14
9
16
—
—
Overall Access Time
Address Setup Time
Address Hold Time
Intel
Cycle, Time to RDY Deasserted
Intel
Cycle, Time to RDY Reasserted
Motorola
Cycle, Time to DTACKn Asserted
Motorola
Cycle, Time to DTACKn Deasserted
Read Cycle, Time to Data Enabled
Read Cycle, Time to Data Valid
Read Cycle, Time to Data Invalid
Write Cycle, Data Setup Time
Write Cycle, Data Hold Time
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