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參數(shù)資料
| 型號： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數(shù)： | 46/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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44
Agere Systems Inc.
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
5 Microprocessor Interface
(continued)
5.3.2 Register Space Access
The T8110 registers are always immediately available for access, providing low latency time to acknowledge the
transaction. Read access to [reserved] addresses returns 0x00. Register access timing for Figure 17 and Figure 18
is shown below.
5.3.3 Connection Memory Space Access
The T8110 connection memory is always immediately available for access (via dedicated access times assigned
for microprocessor transactions) providing low latency time to acknowledge the transaction. Connection memory
access timing for Figure 17 and Figure 18 is shown below.
Table 17. Register Space Access Timing
Name
Parameter
Min (ns)
Max (ns)
taccess
tas
tah
tRDYlo
tRDYhi
tDTACKlo
tDTACKhi
tde
tdv
tdz
tds
tdh
Overall Access Time
Address Setup Time
Address Hold Time
Intel
Cycle, Time to RDY Deasserted
Intel
Cycle, Time to RDY Reasserted
Motorola
Cycle, Time to DTACKn Asserted
Motorola
Cycle, Time to DTACKn Deasserted
Read Cycle, Time to Data Enabled
Read Cycle, Time to Data Valid
Read Cycle, Time to Data Invalid
Write Cycle, Data Setup Time
Write Cycle, Data Hold Time
41
5
0
6
36
36
10
7
5
10
25
0
—
—
—
12
72
70
15
14
9
16
—
—
Table 18. Connection Memory Space Access Timing
Name
taccess
tas
tah
tRDYlo
tRDYhi
tDTACKlo
tDTACKhi
tde
tdv
tdz
tds
tdh
Parameter
Min (ns)
41
5
0
6
36
36
10
7
5
10
25
0
Max (ns)
—
—
—
12
72
70
15
14
9
16
—
—
Overall Access Time
Address Setup Time
Address Hold Time
Intel
Cycle, Time to RDY Deasserted
Intel
Cycle, Time to RDY Reasserted
Motorola
Cycle, Time to DTACKn Asserted
Motorola
Cycle, Time to DTACKn Deasserted
Read Cycle, Time to Data Enabled
Read Cycle, Time to Data Valid
Read Cycle, Time to Data Invalid
Write Cycle, Data Setup Time
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