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參數(shù)資料
| 型號： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數(shù)： | 37/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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Agere Systems Inc.
35
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
4 PCI Interface
(continued)
Command register:
[15:10] = 000000, reserved
[9]: Fast back-to-back master enable
[8]: System error enable
[7] = 0, T8110 does not use stepping
[6]: Parity error enable
[5] = 0, T8110 disables palette snoop
[4]: Memory write and invalidate enable
[3] = 0, T8110 ignores special cycles
[2]: Bus master enable
[1]: Memory access enable
[0]: I/O access enable
Class code = 0x02800, network controller
—other
Revision ID = revision of the device
BIST = 0x00 (no BIST)
Header type = 0x00
Latency timer = value—T8110 as a master, number of cycles of retained bus ownership
Memory base address = 0xXXX00000, bits 31:20 are R/W as the static base address, which defines a 1 Mbyte
region of addressable space.
Subsystem ID, subsystem vendor ID: user-definable, loaded from the EEPROM I/F at reset (refer to Section 4.3.1
on page 36).
MAX_LAT = value—T8110 as a master, how often it requires access to the PCI bus
MIN_GNT = value—T8110 as a master, how long it retains PCI bus ownership
Interrupt pin = 0x01—T8110 uses INTA#
Interrupt line = value, user-defined
Retry timeout = value [default = 0x80]—T8110 as a master, the number of retries performed
PCI_TRDY# timeout = value [default = 0x80]—T8110 as a master, how long it will wait for PCI_TRDY#
Notes:
T8110 PCI I/F has medium decode speed. There is always a two-cycle turnaround between assertion of PCI_FRAME# and assertion of
PCI_DEVSEL#.
A configuration write access cycle takes five PCI clocks.
Figure 14. T8110 PCI Interface
—
Configuration WRITE Cycle
PCI_FRAME#
PCI_IRDY#
PCI_TRDY#
PCI_STOP#
PCI_IDSEL
PCI_DEVSEL#
PCI_CLK
PCI_AD[31:0]
PCI_CBE#[3:0]
PCI_PAR
ADDR
DATA
CFG_WR
(0xB)
Byte Enable
Addr
Parity
XXXXX
Data Parity
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