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參數(shù)資料
| 型號： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數(shù)： | 40/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
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38
Agere Systems Inc.
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
5 Microprocessor Interface
The T8110 provides a selection of two interface mechanisms via the VIO/
μ
P_SELECT input. This must be a static
signal (either pulled high or pulled low).
n
VIO/
μ
P_SELECT tied to GND = T8110 interface to a microprocessor bus, connected via the minibridge port.
n
VIO/
μ
P_SELECT tied to 3.3 V = T8110 interface to a local PCI bus, 3.3 V signaling.
n
VIO/
μ
P_SELECT tied to 5 V = T8110 interface to a local PCI bus, 5 V signaling.
The T8110 microprocessor bus interface allows access to the T8110 internal regions via the minibridge port; see
Table 9 on page 11 for pin descriptions. There are two user-selectable input signals that set up the microprocessor
interface, MB_CS7 (Intel/Motorolaprotocol select) and MB_CS5 (word/byte address select).
5.1 Intel/Motorola Protocol Selector
MB_CS7 = 1 is the default, if left unconnected, and selects an Intelhandshake protocol.
MB_CS7 = 0 selects a Motorolahandshake protocol.
Note:
The MB_CS7 signal must be
static (either pulled high or pulled low).
5.2 Word/Byte Addressing Selector
MB_CS5 = 1 is the default, if left unconnected, and selects 16-bit word aligned addressing.
MB_CS5 = 0 selects 8-bit byte aligned addressing.
Note:
The MB_CS5 signal may be static or dynamic in nature. If dynamic, MB_CS5 must follow the same timing
requirements as the address bus.
Word-aligned addressing produces 16-bit data transfers via MB_D[15:0]. Byte-aligned addressing produces 8-bit
data transfers via MB_D[7:0] (MB_D[15:8] is unused). The T8110 internal data bus is 32 bits, so MB_A[1:0]
address bits are decoded along with MB_CS5 to control a dword-to-word or dword-to-byte swap function back to
the MB_D bus.
Table 14. Intel/Motorola Protocol Selector
Intel/MotorolaProtocol Selector
Signal
Intel Mnemonic
Motorola Mnemonic
MB_D[15:0]
MB_A[15:0]
MB_CS0
MB_CS1
MB_CS2
MB_CS3
MB_CS4
MB_CS6
MB_RD
MB_WR
MB_CS5
MB_CS7
D[15:0]
A[15:0]
A[16]
A[17]
A[18]
A[19]
CSn
RDY
D[15:0]
A[15:0]
A[16]
A[17]
A[18]
A[19]
CSn
DTACKn
RDn (read strobe)
WRn (write strobe)
Default
Default
DSn (data strobe)
R/Wn (read/write selector)
Default
Default
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