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參數(shù)資料
| 型號(hào)： | T8110 |
| 英文描述： | Version History |
| 中文描述： | 版本歷史 |
| 文件頁數(shù)： | 116/222頁 |
| 文件大?。?/td> | 2343K |
| 代理商： | T8110 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁當(dāng)前第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁
114
Agere Systems Inc.
Data Sheet
May 2001
and Packet Payload Engine
Ambassador T8110 PCI-Based H.100/H.110 Switch
12 Error Reporting and Interrupt Control
(continued)
The FGIO edge/level and FGIO polarity registers control how interrupts are interpreted on the GP[7:0] signals
(negative edge, positive edge, low level, or high level).
Byte
Address
0x00601
Name
Bit(s) Mnemonic
Value
Function
FGIO Interrupt Enable
7
JF7EB
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Disable (mask) interrupts via FG7 (default).
Enable (unmask) interrupts via FG7.
Disable (mask) interrupts via FG6 (default).
Enable (unmask) interrupts via FG6.
Disable (mask) interrupts via FG5 (default).
Enable (unmask) interrupts via FG5.
Disable (mask) interrupts via FG4 (default).
Enable (unmask) interrupts via FG4.
Disable (mask) interrupts via FG3 (default).
Enable (unmask) interrupts via FG3.
Disable (mask) interrupts via FG2 (default).
Enable (unmask) interrupts via FG2.
Disable (mask) interrupts via FG1 (default).
Enable (unmask) interrupts via FG1.
Disable (mask) interrupts via FG0 (default).
Enable (unmask) interrupts via FG0.
6
JF6EB
5
JF5EB
4
JF4EB
3
JF3EB
2
JF2EB
1
JF1EB
0
JF0EB
Table 89. FGIO Edge/Level and Polarity Registers
Byte
Address
0x00603
Name
Bit(s) Mnemonic
Value
Function
FGIO Polarity
7
IF7SB
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
FG7 interrupts are negative edge or low level (default).
FG7 interrupts are positive edge or high level.
FG6 interrupts are negative edge or low level (default).
FG6 interrupts are positive edge or high level.
FG5 interrupts are negative edge or low level (default).
FG5 interrupts are positive edge or high level.
FG4 interrupts are negative edge or low level (default).
FG4 interrupts are positive edge or high level.
FG3 interrupts are negative edge or low level (default).
FG3 interrupts are positive edge or high level.
FG2 interrupts are negative edge or low level (default).
FG2 interrupts are positive edge or high level.
FG1 interrupts are negative edge or low level (default).
FG1 interrupts are positive edge or high level.
FG0 interrupts are negative edge or low level (default).
FG0 interrupts are positive edge or high level.
6
IF6SB
5
IF5SB
4
IF4SB
3
IF3SB
2
IF2SB
1
IF1SB
0
IF0SB
Table 88. FGIO Interrupt Pending Registers
(continued)
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PDF描述 |
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