參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 167/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
167
Agere Systems Inc.
10 VT/TU Mapper Registers
(continued)
Table 198. VT_SIGDEG_CTL1, Signal Degrade Control Register 1 (R/W)
Table 199. VT_SIGDEG_CTL2, Signal Degrade Control Register 2 (R/W)
Table 200. VT_SIGDEG_CTL3, Signal Degrade Control Register 3 (R/W)
Table 201. VT_SIGDEG_CTL4, Signal Degrade Control Register 4 (R/W)
Address
Bit
Name
Function
Reset
Default
0x00
0x0
0x200CF
15:12
11
RSVD
Reserved.
VT Signal Fail Clear.
Allows the signal fail algorithm to be
forced into the normal state. This is a one-shot which is
activated by a 0 to 1 transition.
VT Signal Fail Set.
Allows the signal fail algorithm to be
forced into the failed state. This is a one-shot which is
activated by a 0 to 1 transition.
Signal Degrade Clear.
Allows the signal degrade algo-
rithm to be forced into the normal state. This is a one-shot
which is activated by a 0 to 1 transition.
Signal Degrade Set.
Allows the signal degrade algorithm
to be forced into the failed state. This is a one-shot which
is activated by a 0 to 1 transition.
Reserved.
VT_BER_CH_SEL[4:0]
Bit Error Rate Monitor Channel Select.
Selects which
channel (1—28/21) is being monitored by the internal
BER monitor. Valid inputs are 00001—11100.
VT_SFCLEAR
10
VT_SFSET
0x0
9
VT_SDCLEAR
0x0
8
VT_SDSET
0x0
7:5
4:0
RSVD
000
0x00
Address
Bit
Name
Function
Reset
Default
0x0000
0x200D0
15:0
VT_SDNSSET[18:3]
Signal Degrade Ns Set.
Number of frames in a monitor-
ing block for SD.
Address
Bit
Name
Function
Reset
Default
0
0x00
0x200D1
15
14:7
RSVD
Reserved.
Signal Degrade M Set.
Threshold of the number of bad
monitoring blocks in an observation interval. If the number
of bad blocks is above this threshold, then signal degrade
SD is set.
Signal Degrade L Set.
Error threshold for determining if a
monitoring block is bad.
Signal Degrade Ns Set.
Number of frames in a monitor-
ing block for SD.
VT_SDMSET[7:0]
6:3
VT_SDLSET[3:0]
0x0
2:0
VT_SDNSSET[2:0]
0x0
Address
Bit
Name
Function
Reset
Default
0x0000
0x200D2
15:0
VT_SDBSET[15:0]
Signal Degrade B Set.
Number of monitoring blocks.
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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