參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 26/784頁
文件大小： 10831K
代理商： TFRA28J133BAL-1
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26
Agere Systems Inc.
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
3 Pin Information
(continued)
Table 12. Multifunction System Interface Transmit Path Direction
Pin
Symbol
Type
—
I/O
I
Pull-
down
Description
C13, A12,
B11, B10, B9,
D8, C8, A7,
B6, D5, A4,
A3, H5, F5,
C2, D2, E2,
F4, G2, H1,
J3, J4, K4, L4,
M2, N1, P4,
P3
LINERXDATA[28:1]
Line Receive Data [28:1].
Configurable inputs to the
internal cross connect. The use depends on the applica-
tion. Generally, these inputs are used for the received
positive-rail or single-rail DS1/E1 line data input. If operat-
ing in dual-rail mode, the negative rail will be expected on
LINERXSYNC[28:1]. Using dual-rail mode implies that the
internal B8ZS or HDB3 decoders are enabled, and line
code violations can be detected and counted inside the
Supermapper.
These data inputs may be assigned, using the cross con-
nect block, to the DS1 or E1 inputs on the VT mapper,
M13 or DS1/E1 framers. It is also possible to use the
inputs for DS2 data, in which case they may be assigned
to the M23 multiplexer inputs.
Receive Data 29.
Configurable input to the internal cross
connect. May be used as an additional line receive data
input, for a protection channel. Other possible uses are as
follows:
D13
LINERXDATA29
—
I
Pull-
down
Global transmit line clock input. Externally supplied
1.544 MHz or 2.048 MHz low jitter clock phase-locked to
the TDM system clock. Used for transmit line clock on the
DS1/E1 framers. This is not normally used because the
DS1/E1 framer has a PLL that can generate a
1.544 MHz clock from the TDM system clock (CHI clock).
This applies in PSB and CHI modes.
Receive data input.
If NSMI mode is used, this will be a
51.84 Mbits/s serial data input.
Receive Clock [28:1].
Configurable inputs/outputs to the
internal cross connect. Typically a line clock associated
with the corresponding LINERXDATA input. It can there-
fore be running at DS1, E1, or DS2 rate. The cross con-
nect is used to assign these inputs to the VT mapper,
M13, or DS1/E1 framers.
D12, C12,
C11, C10, A9,
B8, D7, C7,
C6, C5, C4,
C3, J5, B2,
D3, E3, F3,
G3, G4, H2,
J1, K3, L3,
M3, M4, N2,
P2, R4
B13
LINERXCLK[28:1]
—
I/O
Pull-
down
LINERXCLK29
—
I/O
Pull-
down
Receive Clock 29.
May be used as additional receive
clock input for a DS1/E1 protection channel. Also has
special use as a master clock. In CHI mode, it is the
receive clock input (2.048 MHz, 4.096 MHz, 8.192 MHz,
or 16.384 MHz). In PSB mode, it is the receive clock input
(19.44 MHz). In NSMI mode, it is the receive clock output.
(51.84 MHz).
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PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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