參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類(lèi)： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁(yè)數(shù)： 494/784頁(yè)
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
494
Agere Systems Inc.
21 28-Channel Framer Block Functional Description
(continued)
In transparent framing mode 1, the receive framer is forced not to reframe on the receive line data. Other than bipo-
lar violations and unframed AIS monitoring, there is no processing of the receive line data. The receive framer will
insert the 193rd bit of the receive line data into bit 8 of time slot 1 of the transmit system data.
Bit 8 of time slot 1 of the receive system interface is inserted as the 193rd data bit into the transmit line data.
Transparent framing mode 1 is selected by setting FRM_LNK_TRANSP to 1 (
Table 433 on page 300
) and
FRM_MODE[3:0] to 1000 (
Table 434 on page 301
) (nonalign 193rd bit).
In transparent framing mode 2, the receive framer functions normally on receive line data. All normal monitoring of
receive line data is performed and data is passed to the transmit CHI as programmed. The receive framer will
insert the extracted framing bit of the receive line data into bit 8 of time slot 1 of the transmit system data. The
remaining bits in time slot 1 are set to 0.
Bit 8 of time slot 1 of the receive system interface is inserted in the transmit line framing bit position.
Transparent framing mode 2 is selected by setting FRM_LNK_TRANSP to 1 (
Table 433 on page 300
) and select-
ing the appropriate framing mode with FRM_MODE[3:0] (
Table 434 on page 301
).
21.5 CEPT 2.048 Basic Frame Structure Transparent Framing Format
The transmit framer can be programmed to transparently transmit 256 bits of CHI system data to the line. The
transmit framer must be programmed to transparent framing mode 1.
In transparent mode, the transmit framer transmits all 256 bits of the system payload unmodified to the line. time
slot 1 of the CHI system interface, determined by the system frame sync signal, is inserted into the FAS/NOTFAS
time slot of the transmit line interface.
Frame integrity is maintained in both the transmit and receive framer sections.
5-5988(F)
Figure 60. CEPT Transparent Frame Structure
In transparent framing mode 1, the receive framer is forced not to reframe on the receive line data. Other than bipo-
lar violations and unframed AIS monitoring, there is no processing of the receive line data. The entire receive line
payload is transmitted unmodified to the CHI.
Transparent framing mode 1 is selected by setting FRM_LNK_TRANSP to 1 (
Table 433 on page 300
) and
FRM_MODE[3:0] to 0000 (
Table 434 on page 301
) (nonalign 256th bit).
In transparent framing mode 2, the receive framer functions normally on the receive line data. All normal monitor-
ing of receive line data is performed and data is transmitted to the CHI as programmed.
Transparent framing mode 2 is selected by setting FRM_LNK_TRANSP to 1 (
Table 433
) and selecting the appro-
priate framing mode with FRM_MODE[3:0] (
Table 434
).
TIME SLOT 1
32 TIME SLOT CHI FRAME
TIME SLOT 2
TIME SLOT 3
TIME SLOT 31 TIME SLOT 32
TIME SLOT 1
32 TIME SLOT LINE FRAME
TIME SLOT 2
TIME SLOT 3
TIME SLOT 31 TIME SLOT 32
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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TFRA84J13DS1 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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