參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 457/784頁
文件大小： 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
457
Agere Systems Inc.
19 VT/TU Mapper Functional Description
(continued)
19.14.5 VT Multiplexer (VTMUX)
The VTMUX logic block (in
Figure 40 on page 435
) performs all functions necessary to place the appropriate VT
data onto the outgoing mapper transmit path data bus.
Bits VT_TX_GRP_TYPE[6:0] (
Table 193 on page 164
) are programmed to determine whether the outgoing tribu-
tary is a VT1.5/TU-11 or a VT2/TU-12.
See
Table 563 on page 436
through
Table 566
on
page 436
for VT/TU mapping formats.
19.14.6 Transmit Signaling (TX_VTSIG)
The TX_VTSIG logic block (in
Figure 40 on page 435
) will perform all necessary functions to retrieve the signaling
phase and data from the framer and insert it into the outgoing VT/TU.
Note:
This block is only enabled when operating in the byte-synchronous mode.
I
The signaling is received from the appropriate framer link selected with the value programmed in bits
VT_TXSIG_CH_SEL[1—28][4:0] (
Table 215 on page 172
). VT_TXSIG_CH_SEL[1—28][4:0] is a necessary
duplication of the routing information programmed within the cross connect (XC) block.
I
The TX_VTSIG block determines whether the phase and signaling bits are to be used in the VT/TU mapping. If
the phase or signaling bits are not being used (VT_USE_PBIT[1—28] = 0, VT_USE_SBIT[1—28] = 0
(
Table 215
)), they will be set to SMPR_FXD_STFF_DEFLT (
Table 77 on page 70
) in the microprocessor inter-
face block. Stomping of the F bit is controlled by VT_USE_FBIT[1—28] = 0 (
Table 215
). Refer to
Table 586
for
programming signaling inserting.
Table 586. Framing Byte Generation Per Channel
* X—value based on SMPR_OH_DEFLT (
Table 77 on page 70
), R—value based on SMPR_FXD_STFF_DEFLT (
Table 77
).
19.14.7 Transmit Lower Path Overhead (TX_LOPOH)
The TX_LOPOH logic block (in
Figure 40 on page 435
) performs all necessary functions to receive and store the
low-order path overhead, as well as the REI and RDI values from the external LOPOH serial access channel. The
following functions are supported:
I
The TX_LOPOH logic block retimes all incoming signals on the falling edge of the external input pin
LOPOHCLKIN (AC13).
I
The source of the external inputs LOPOHDATAIN (AC14), LOPOHVALIDIN, and LOPOHCLKIN is required to
hold the LOPOHVALIDIN at 0 for a minimum of eight LOPOHCLKIN cycles. The TX_LOPOH logic block moni-
tors the incoming LOPOHVALIDIN and detects failure conditions. A failure exists if there are less than eight
LOPOHCLKIN cycles between a falling edge of LOPOHVALIDIN and the next rising edge, or if the internal bit
counter reaches its maximum count, for the active data type, and LOPOHVALIDIN does not transition to 0.
VT_USE_FBIT[1—28] VT_USE_PBIT[1—28] VT_USE_SBIT[1—28]
See Table 215 on page 172.
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
Action
0
1
0
1
0
1
0
1
VT/TU frame byte* = XXXXXXXR
VT/TU frame byte* = XXS1S2S3S4XR
VT/TU frame byte* = P1P0XXXXXR
VT/TU frame byte* = P1P0S1S2S3S4XR
VT/TU frame byte* = XXXXXXFR
VT/TU frame byte* = XXS1S2S3S4FR
VT/TU frame byte* = P1P0XXXXFR
VT/TU frame byte* = P1P0S1S2S3S4FR
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PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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