參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 441/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
441
Agere Systems Inc.
19 VT/TU Mapper Functional Description
(continued)
I
The pointer interpreter will transition into the DEC state based on the following conditions:
— When operating in the 8 of 10 mode (VT_8ORMAJORITY = 1 (
Table 194 on page 164
)), if 8 of the 10 I and D
bits are correct for a pointer decrement on the incoming V1 bytes and V2 bytes, the pointer interpreter will tran-
sition into the DEC state. Otherwise, if 3 of the 5 I bits and 3 of the 5 D bits are correct for a pointer decrement
on the incoming V1 bytes and V2 bytes, the pointer interpreter will transition into the DEC state.
I
The pointer interpreter will transition out of the DEC state based on the following conditions:
— If NDF is enabled on the incoming V1 bytes and V2 bytes, the pointer interpreter will transition from the DEC
state into the NDF state.
— Following three consecutive superframes with all ones in the V1 bytes and V2 bytes, the pointer interpreter will
transition from the DEC state into the AIS-V state.
— Following three new, consecutive, consistent, and valid pointers, the pointer interpreter will transition from the
DEC state into the NORM state.
— Following any three consecutive, consistent, and valid pointers, the pointer interpreter will transition from the
DEC state into the NORM state.
— Following the number of consecutive invalid pointers programmed in bits VT_INV_NTIME[3:0] (
Table 196 on
page 165
), the pointer interpreter will transition from the DEC state into the LOP-V state.
Pointer increments and decrements are monitored and counted internally. The performance monitoring reset signal
transfers the count to the holding registers for pointer increment (VT_PTR_INC[1—28][3:0] (
Table 221 on
page 174
)), and pointer decrement (VT_PTR_DEC[1—28][3:0] (
Table 221
)) for microprocessor read, and resets
the running count registers to 0. When SMPR_SAT_ROLLOVER = 1 (
Table 77 on page 70
), the internal running
counts will hold at their maximum value. Otherwise, the counts will roll over. The running count and holding register
counts will be forced to 0, if the SPE mapper is requesting AUTO AIS or VT_LOP[1—28] = 1 (loss-of-pointer)
(
Table 190 on page 163
) or VT_AIS[1—28] = 1 (VT AIS) (
Table 190 on page 163
), or VT_H4LOMF = 1 (loss of H4
multiframe alignment), see
Table 189 on page 162
.
LOP-V (VT_LOP) and AIS-V (VT_AIS) will be detected and reported to the microprocessor. Both the LOP-V and
AIS-V conditions will contribute to the VT/TU mapper automatic AIS generation that is driven over a 28-bit internal
output bus to the cross connect (XC). Any change in state of VT_LOP or VT_AIS will be reported to the micropro-
cessor via VT_LOP_D[1—28] and VT_AIS_D[1—28] (
Table 182 on page 159
). Unless the appropriate mask bit is
set (VT_LOP_M[1—28] or VT_AIS_M[1—28]) (
Table 186 on page 161
), VT_LOP_D[1—28] = 1 or
VT_AIS_D[1—28] = 1 will generate an interrupt.
A check for VT/TU size mismatches is performed by comparing the expected VT/TU size bits (VT1.5 = 11,
VT2 = 10) with the actual received SS bits in the V1 byte. After three consecutive mismatches, size errors will be
reported with bit VT_SIZERR[1—28] (
Table 190 on page 163
). Any change in state of VT_SIZERR[1—28] will be
reported with bit VT_SIZERR_D[1—28] (
Table 182 on page 159
). Unless the VT_SIZERR_M[1—28] (
Table 186
on page 161
) mask bit is set, VT_SIZERR_D[1—28] = 1 will generate an interrupt.
The accepted pointer is stored and accessible by the microprocessor.
This block supports tributary loopback.
19.9 VT Termination (VTTERM)
The VTTERM logic block (in
Figure 40
) will perform all necessary functions to support complete VT/TU termination.
The following features are implemented.
19.9.1 V5 Termination
The V5 byte is checked for BIP-2 errors. If BIP-2 errors are detected, REI-V is transmitted in the V5 byte of the cor-
responding transmit VT, if enabled by bit VT_REI_EN[1—28] = 1 (
Table 211 on page 170
). BIP-2 errors and recep-
tion of REI-V in the V5 byte are counted on a per-superframe basis. BIP-2 errors can counted on either a bit or
block basis selected by bit VT_BIT_BLOCK_CNT (1 = bit, 0 = block) (
Table 194 on page 164
).
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PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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