參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁(yè)數(shù)： 470/784頁(yè)
文件大小： 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
470
Agere Systems Inc.
20 M13/M23 MUX/DeMUX Block Functional Description
(continued)
20.7 M23 Multiplexer
The M23 multiplexer generates a transmit DS3 frame and fills the information bits in the frame with data either from
the 7 DS2 select blocks when M13_NSMI_MODE = 0 (
Table 289 on page 224
), or from the serial payload input
XC_NSMI_DATA (when M13_NSMI_MODE = 1). It generates the frame using either the SMPR_TDS3CLK or the
SMPR_RDS3CLK input clocks. In the receive loop-timing mode (M13_LOOP_TIME = 1 (
Table 271 on page 218
)),
the received clock, SMPR_RDS3CLK, is selected. Otherwise, SMPR_TDS3CLK is used for DS3 frame generation.
SMPR_TDS3CLK is monitored for loss of clock, which is reported through bit M13_TDS3_LOC (
Table 237 on
page 209
).
The serial data interface, when enabled (M13_NSMI_MODE = 1), generates a clock M13_NSMI_CLK and an
enable M13_NSMI_EN for accepting DS3 payload data XC_NSMI_DATA. A sync pulse, in reference to and ahead
of the first M bit within a DS3 frame, is also generated. The offset from the sync pulse to the first M bit is program-
mable through bits M13_NSMI_SP_OFFSET[7:0] (
Table 273 on page 219
).
The M23 MUX can be provisioned to operate in either the M23 mode (M13_M23_CBP = 1 (
Table 272 on
page 219
)) or the C-bit parity mode (M13_M23_CBP = 0).
An unframed all ones data stream is generated if M13_TDS3_FORCE_ALL1 is set to 1 (
Table 288 on page 223
).
20.7.1 DS2 Interface
The clocks associated with input DS2 signals can be either inputs to the M23 MUX (M13_M23CLK_MODE = 0
(
Table 288 on page 223
)) or outputs from the M23 MUX (M13_M23CLK_MODE = 1).The incoming DS2 clock sig-
nals are checked for activity or loss of clock (LOC). This is reported to the microprocessor via bits
M13_XC_DS2_LOC[7:1] (
Table 250 on page 212
). In case LOC is detected, AIS will be inserted into the associ-
ated DS2 channel using DS2AISCLK
(pin E10).
The incoming DS2 data signals (XC_DS2M23DATA[7—1]) are retimed immediately by the associated clocks. The
edge of the clocks that is used to retime the data is user provisionable to either the rising edge
(M13_RDS2_EDGEy = 1 (
Table 295 on page 226
)) or falling edge (M13_RDS2_EDGEy = 0).
After being retimed, the incoming data stream is checked for AIS. The M13 will declare AIS if the input data is 0 for
fewer than five clock cycles in each of two consecutive 840 clock periods. The AIS is not cleared until there are
more than four zeros in each of two consecutive 840-bit periods (G.775). If AIS is detected on any of DS2 inputs,
the associated M13_XC_DS2_AIS_DET[7:1] bit is set (
Table 251 on page 212
).
20.7.2 DS2 Select Logic
The selection of DS2 signal source for each DS2 time slot is controlled by M13_AUTO_LB (
Table 271 on
page 218
), M13_DS2_LB_DETy (
Table 256 on page 214
), M13_SEL_DS2_LBy (
Table 294 on page 226
), and
M13_M12_MODEy (
Table 275 on page 220
) bits.
When M13_AUTO_LB = 1 and M13_DS2_LB_DETy = 1, the DS2 signal from time slot y in the received DS3 signal
is looped back into time slot y of the transmitted DS3 signal (see C Bit Processing Section on
page 477
). The user
can also force a loopback by setting M13_SEL_DS2_LBy to 1. DS2 loopback should not be done in the C-bit parity
mode.
If a loopback is not active, the DS2 signal selector is controlled by bits M13_M12_MODEy[1:0]. If register bits
M13_M12_MODEy[1:0] = 00, the output of M12 multiplexer y is chosen for the y
th
DS2 time slot in the transmitted
DS3 signal; otherwise, the input DS2 signal XC_DS2M23DATAy is selected for the y
th
DS2 time slot in the transmit-
ted DS3 signal.
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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