參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 422/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
422
Agere Systems Inc.
18 SPE Mapper Functional Description
(continued)
18.14.10 REI-P Detect
Bits 7 through 4 of the G1 byte are allocated for use as a path remote error indication function (REI-P).
I
For STS-1 signals, bits 7 through 4 of the G1 byte are allocated for REI-P, which conveys the error count
detected by the PTE (using the path BIP-8 code B3) back to its peer PTE as follows.
Table 556. STS-1 P-REI Interpretation
The SPE mapper provides a counter to accumulate G1-REI errored bit count in SPE_G1ECNT[15:0] (
Table 170 on
page 150
) from G1[7:4]. This counter will hold at its maximum value or roll over (depending on the value of micro-
processor bit SMPR_SAT_ROLLOVER (
Table 77 on page 70
)) and update upon the performance monitoring inter-
val.
18.14.11 Signal Degrade BER Algorithm
A signal degrade state bit is SPE_SDB3 (
Table 158 on page 140
) with a change of state indication reported in
delta bit SPE_SDB3D (
Table 156 on page 136
) and the interrupt mask bit is SPE_SDB3M (
Table 157
). This bit
error rate algorithm operates on B3 errors.
Declaring the signal degrade state requires the definition of two measurement windows: a monitoring block con-
sisting of a number of frames, Ns (SPE_SDNSSET[18:0] (
Table 168 on page 149
)), and a measurement interval
consisting of a number of monitoring blocks, B (SPE_SDBSET[11:0] (
Table 168
)). A block is determined bad when
the number of bit errors equals or exceeds a threshold, L (SPE_SDLSET[3:0] (
Table 168
)). Signal degrade is
declared when a number of bad monitoring blocks equals or exceeds the threshold, M (SPE_SDMSET[7:0]
(
Table 168
)), for the measurement interval.
Clearing the signal degrade state requires the definition of two measurement windows: a monitoring block consist-
ing of a number of frames, Ns (SPE_SDNSCLEAR[18:0] (
Table 168
)), and a measurement interval consisting of a
number of monitoring blocks, B (SPE_SDBCLEAR[11:0] (
Table 168
)). A block is determined good when the num-
ber of bit errors is less than a threshold, L (SPE_SDLCLEAR[3:0] (
Table 168
)). Signal degrade is cleared when a
number of good monitoring blocks equals or exceeds the threshold, M (SPE_SDMCLEAR[7:0] (
Table 168
)), for the
measurement interval.
The set parameters are used when the signal degrade state is clear, and the clear parameters are used when the
signal degrade state is declared.
The signal degrade state may be forced to the declared state with bit SPE_SDSET (
Table 155 on page 136
) and
forced to the cleared state with bit SPE_SDCLEAR (
Table 155
). The controls are provided to force the BER algo-
rithm into the failed state or normal state, respectively.
The above algorithm can detect bit error rates from 1 x 10
–3
to 1 x 10
–9
.
G1[7:4] Code
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001—1111
Code Interpretation
0 (no errors)
1
2
3
4
5
6
7
8
0 (no errors)
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
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TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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