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參數(shù)資料
| 型號(hào)： | TFRA28J133BAL-1 |
| 元件分類： | TVS-瞬態(tài)抑制二極管 |
| 英文描述： | Transient Voltage Suppressor Diodes |
| 中文描述： | 電信提供商/數(shù)據(jù)通信 |
| 文件頁數(shù)： | 581/784頁 |
| 文件大?。?/td> | 10831K |
| 代理商： | TFRA28J133BAL-1 |
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
581
Agere Systems Inc.
24 Test-Pattern Generation/Detection Functional Description
Table of Contents
Contents
Page
24 Test-Pattern Generation/Detection Functional Description .............................................................................581
24.1 Test-Pattern Generator Introduction.........................................................................................................582
24.2 Features...................................................................................................................................................582
24.3 Applications..............................................................................................................................................582
24.4 Block Diagram..........................................................................................................................................583
24.5 Functional Descriptions............................................................................................................................583
24.5.1 Test-Pattern Generation ............................................................................................................... 583
24.5.2 TPG Clock Source ........................................................................................................................ 584
24.5.3 TPG Transmit Edge Select ........................................................................................................... 584
24.5.4 TPG Test-Pattern Framing ............................................................................................................ 584
24.5.5 DS1 TPG Framing ........................................................................................................................ 584
24.5.6 E1 TPG Framing ........................................................................................................................... 584
24.5.7 DS2 TPG Framing ........................................................................................................................ 585
24.5.8 DS3 TPG Framing ........................................................................................................................ 585
24.5.9 Line Encoding/Decoding ............................................................................................................... 585
24.5.10 TPG Test-Pattern Sequences ..................................................................................................... 585
24.5.11 TPG Idle Generator ..................................................................................................................... 586
24.5.12 TPG Error Insertion ..................................................................................................................... 586
24.5.13 TPG Interrupts ............................................................................................................................ 586
24.5.14 Test-Pattern Monitor (TPM) ........................................................................................................ 586
24.5.15 TPM Channel Selection .............................................................................................................. 586
24.5.16 TPM Clock Edge and Data Polarity Selection ............................................................................. 586
24.6 TPM Framing Acquisition and Synchronization........................................................................................586
24.6.1 DS1/E1 .......................................................................................................................................... 586
24.6.2 TPM Error Detection and Counting ............................................................................................... 587
24.6.3 TPM Interrupts .............................................................................................................................. 588
24.7 Microprocessor Interface..........................................................................................................................588
24.7.1 Microprocessor Interface Register Map ........................................................................................ 588
Figures
Page
Figure 101. TPG Block Interface Block Diagram...................................................................................................583
Tables
Page
Table 636. TPG Framing Controls (TPG_FRAMEx = 1)........................................................................................584
Table 637. TPG Test-Pattern Sequences..............................................................................................................585
Table 638. TPM Interrupts.....................................................................................................................................588
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| TN0540N3 | TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92 |
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參數(shù)描述 |
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