參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 567/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
567
Agere Systems Inc.
22 Cross Connect (XC) Block Functional Description
(continued)
The register XC2_DS2M12CLK SOURCE ID is defined as:
The register can be programmed to route DS2 clocks from various sources based on the following table:
22.7.3 M12 DeMUX (Receive Path)
The M12 deMUX disassembles a DS2 into three E1s or four DS1s. The routing of DS2 data and clocks to M12
DeMUX is controlled by the registers XC2_M21_SRC[1:7], which are defined as:
The routings are based on the following table:
When bits 7—5 of XC2_M21_SRC set to 100, the user also needs to set bits 7—5 of the related register
XC_ALCO_SOURCE_ID(I) to 001, as well as the appropriate channel value to ensure the demand clocking opera-
tion.
The DS2 input has six connection options, as shown in
Figure 91 on page 568
.
The external I/O inputs for DS2 clock and data are cross connected by programming bytes, XC2_M21[1—7][7:0]
(
Table 471 on page 330
) in configuration registers XC2_M12_SRC[1—7], with a source2 ID = 11, and a channel
select of 1 to 7. The channel select value of 1 to 7 selects DS2 data from device pins LINETXSYNC[15] to LINETX-
SYNC[21] and selects DS2 clock from LINETXSYNC[22] to LINETXSYNC[28], respectively.
A DS2 signal loopback may be performed for the M12 MUX/deMUX by programming the XC2_M21[1—7][7:0]
(
Table 471
) byte in the XC2_M12_SRC[1—7] registers with a source2 ID = 01 and a channel select of 1 to 7. Cross
connecting among the seven channels is supported. For example, the output of M12 MUX 1 may be connected to
the input of M12 deMUX 5.
The TPG may be cross connected to the M12 deMUX DS2 inputs by programming the XC2_M21[1—7][7:0] byte in
the XC2_M12_SRC[1—7] registers with a source2 ID = 00 and a channel ID = 4. The connection is not useful
because the DS2 pattern generator is limited to sending unframed pseudorandom data patterns that cannot be
demultiplexed into DS1s or E1s.
Bit
7
0
6
SRC2_BLK[2:0]
5
4
3
2
1
0
SOURCE2_ID
CHANNEL2_ID[4:0]
SRC2_BLK
00
01
10
11
CHANNEL2_ID
1 to 7
1 to 29
1 to 29
Don’t Care
Function
DS2 Clocks Sourced from LINETXSYNC[8:14]
DS2 Clocks Sourced from LINETXCLK[1:29]
DS2 Clocks Sourced from LINERXCLK[1:29]
DS2 Clocks Sourced from PIN_DS2_AISCLK
Bit
7
6
5
4
3
2
1
0
SOURCE2_ID
SRC2_BLK[2:0]
CHANNEL2_ID[4:0]
SRC2_BLK
000
001
010
011
100
101
Others
CHANNEL2_ID
4
1 to 7
1 to 7
1 to 7
1 to 29
1 to 29
Don’t Care
Function
DS2DATA/CLK from TPG
DS2DATA/CLK from M12 MUX
DS2DATA/CLK from M23 DEMUX
DS2DATA/CLK from Pin LINETXSYNC[21:15]/LINETXSYNC[28:22]
DS2DATA/CLK from Pin LINERXDATA[29:1]/PIN_DS2_AISCLK
DS2DATA/CLK from Pin LINERXDATA/CLK[29:1]
Not Valid
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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