參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 580/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
580
Agere Systems Inc.
23 Digital Jitter Attenuation Controller Functional Description
(continued)
23.4.1 PLL Bandwidth and Damping Factor Control
Two programmable terms are used to set the second-order loop damping factor and natural frequency. These
terms are the gain threshold, set by registers DJA_E1GAIN[26:0] (
Table 484
) and DJA_DS1GAIN[26:0]
(
Table 485
), also scale value, set by registers DJA_E1SCALE[15:0] (
Table 486
), DJA_DS1SCALE[15:2] and
DJA_DS1SCALE[0]
(
Table 487
). Some values of damping factor (d) and natural frequency (
ω
n) are listed below.
The GAIN and SCALE values (in decimal and hexadecimal terms) to achieve these parameter values are listed in
Table 634
.
Note:
DS1_SCALE values listed in Table 634, exclude DS1_SCALE, bit 1.
Table 634. PLL Bandwidth Control Parameters
ω
n
E1_SCALE
—
—
decimal
0.5
0.45
2,829
0.75 0.325
5,876
1.0
0.25
10,186
1.5
0.175
21,827
2.0
0.125
40,743
23.4.2 PLL Order Control
Under normal conditions the DJA blocks operate in the second-order PLL mode. This operation attempts to keep
the elastic store at the center of its range. However, following a VT pointer adjustment, it may be desirable to have
the DJA blocks operate in the first-order mode. This is because the maximum timing interval error (MTIE)
specification (GR-253, Requirement R5-132) doesn’t allow for any peaking. The second-order loop has a certain
amount of peaking in its transient response that the first-order loop eliminates. The amount of time that the block
operates in the first-order mode is programmable between 0 ms and 1 s.
This operation is accomplished by loading a count value into registers DJA_E1PTRADJCNT[20:0] or
DJA_DS1PTRADJCNT[20:0] (
Table 488
,
Table 489
). The value in this register is loaded into a counter whenever a
VT pointer adjustment takes place. The counter decrements every XCLK/16 or XCLK/32 clock period until it
reaches 0. While the count is nonzero, the block operates in the first-order mode. By default, the
DJA_E1PTRADJCNT or DJA_DS1PTRADJCNT value is 0, so the block never switches into the first-order mode
until programmed to do so. Some example time period durations and the corresponding decimal and hexadecimal
DJA_E1PTRADJCNT and DJA_DS1PTRADJCNT values are listed in
Table 635
.
Table 635. First-Order Mode Duration Control
Duration
—
250 ms
500 ms
750 ms
1 s
23.4.3 DS1/E1 Clock Edge Control
The active edges on both the input and the output DS1/E1 signals are selectable via registers in
Table 491 on
page 339
. DJA_TXEDGE[28:1] (
Table 491
) controls the edge on which the data transitions when leaving the DJA
(1 = rising edge). DJA_RXEDGE[28:1] controls the edge on which the data transitions when retimed into the DJA
(1 = rising edge).
d
E1_GAIN
DS1_SCALE
decimal
2,133
4,430
7,679
16,455
30,716
DS1_GAIN
hex
0xB0D
0x16F4
0x27CA
0x5543
0x9F27
decimal
8,005,638
15,348,087
25,938,267
52,935,238
104,000,000
hex
hex
0x855
0x114E
0x1DFF
0x4047
0x77FC
decimal
4,549,825
8,722,740
14,741,431
30,084,553
58,965,723 0x383BEDB
hex
0x7A2806
0xEA3177
0x18BC95B
0x327BA46
0x632EA00
0x456CC1
0x851934
0xE0EFB7
0x1CB0DC9
E1 Mode
DS1 Mode
decimal
512,000
1,024,000
1,536,000
2,048,000
hex
decimal
386,000
77,200
1,158,000
1,544,000
hex
0xC800
0xFA000
0x177000
0x1F4000
0x96C8
0x12D90
0x11AB70
0x178F40
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PDF描述
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