參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 246/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
246
Agere Systems Inc.
12 28-Channel Framer Registers
(continued)
12.1 Framer Global Register Descriptions
Table 313. FRM_SFGR1, Superframer Global Register 1 (R/W)
Address
0x80000
Bit
15
Name
Function
Reset Default
0
FRM_SW_TRN
Superframer Configuration Modes.
0 = transport mode.
1 = switching mode.
Line Encoder/Decoder Control.
00 = line encoder and line decoder blocks are not used in either
the framer Tx or Rx paths. This setting is used in the
following switching modes:
I
STS-3/STS-1/DS3/DS2 to CHI/parallel system bus/SMI.
14:13
FRM_LC_
CNTRL[1:0]
I
STS-3/STS-1/DS3 to line data rate mode.
01 = line decoder is used in the Rx path and line encoder is
used in the Tx path. This setting is used in the framer-only
switching modes:
I
DS1 to CHI/parallel system bus/SMI channelized.
10 = line decoder is used in the Tx path and line encoder is
used in the Rx path. This setting is used in the following
transport modes:
I
DS1 to DS2/DS3/STS-1/STS-3.
11 = reserved.
Loop Timing.
0 = superframer is programmed for normal mode.
1 = superframer is programmed for loop timing; i.e., all
received line clocks are looped back to the correspond-
ing transmit line clocks.
DS1/CEPT Terminal Count.
00
12
FRM_LOOP_
TIMING
0
11
FRM_DS1_
CEPTN
0 = superframer is programmed for CEPT mode, which has
a maximum of 21 operational links. Links 22 to 28 are
disabled.
1 = superframer is programmed for DS1 mode, which has a
maximum of 28 operational links.
Note:
For fewer links or DS1/CEPT mixed modes, use
FRM_TC_EN and FRM_TC[7:0] (
Table 318
) parame-
ters to select an accurate link count.
PLL Bypass.
0 = internal PLL is used to generate the line clock in the
transmit path.
1 = the PLL is bypassed. External line clock is required in
this mode.
Reserved.
Must write to 0.
HDLC Buffer Mode.
0 = HDLC channel buffers are configured for 128-byte stor-
age. Up to 64 (32) channels can be supported in the
switching (transport) mode.
1 = HDLC channel buffers are combined for 512-byte stor-
age. Up to 16 (8) channels can be supported in the
switching (transport) mode.
1
10
FRM_PLL_
BYPAS
0
9:1
0
RSVD
0
0
FRM_LG_BUF_
MODE
相關PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關代理商/技術參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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