參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 277/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
277
Agere Systems Inc.
12 28-Channel Framer Registers
(continued)
Table 390. FRM_TSLR33, Transmit Signaling Link Register 33 (COR)
* See
Table 388 on page 275
for values of L and T.
Address
*
Bit
Name
Function
Reset
Default
0x000
0
0x8LT20
15:4
3
RSVD
Reserved.
Must write to 0.
Time Slot 16 Multiframe Alignment Status
. A 0 indicates
that, currently, time slot 16 multiframe alignment is not estab-
lished. A 1 indicates that, currently, time slot 16 multiframe
alignment has been established.
FRM_T_TS16AIS
Time Slot 16 AIS Detection Status
. If time slot 16 multi-
frame alignment is lost, this bit will reflect the detection of AIS
in time slot 16.
RSVD
Reserved.
Must write to 0.
FRM_T_TS16A
2
0
1:0
00
Table 391. FRM_TSLR32, Transmit Signaling Link Register 32 (R/W)
Address
*
Bit
Name
Function
Reset
Default
0
0
0x8LT21
15
14
RSVD
Reserved.
Must write to 0.
Automatic TS16 Remote Frame Alarm.
Enables automatic
transmission of a 1 in the Y-bit position in the transmit path
when the receive path has lost TS16 alignment.
Reserved.
Must write to 0.
Automatic Sp Loopback.
When set, the Sp bit transmitted
for each individual HG will be set to 0 when the HG align-
ment is lost in the Rx path. Each Sp in the Tx path corre-
sponds to the same HG in the Rx path.
Manual Sp.
Used to manually force the transmission of a 0
in each of the Sp bits of the HGs on each link.
Zero Code Suppression Mode.
When set to 1, the signal-
ing block will give an indication to the frame formatter for
each of the data channels. This indication should disable the
zero-code suppression for the associated time slot. Signal-
ing insertion must be enabled for FRM_T_ZCSM to take
effect. FRM_T_ZCSM will not work when byte sync mapping
is enabled.
VT Signaling Enable.
A 1 enables the transport of signaling
to the VT mapper from the programmed signaling source in
byte sync mode. Byte sync mode cannot be enabled in con-
junction with signaling insertion (bit 8, FRM_T_SIGI). The
robbed-bit positions can be stomped while in byte sync
mode, but no signaling data can be inserted.
Signaling Insertion.
A 1 enables the insertion of signaling
data into the Tx line. A 0 disables the insertion of signaling
data into the Tx line.
Reserved.
Must write to 0.
FRM_T_ATS16RFA
13
12
RSVD
0
0
FRM_T_ASPLB
11
FRM_T_MSP
0
10
FRM_T_ZCSM
0
9
FRM_T_VTSIGE
0
8
FRM_T_SIGI
0
7
RSVD
0
* See
Table 388 on page 275
for values of L and T.
相關PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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