參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類(lèi)： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁(yè)數(shù)： 520/784頁(yè)
文件大小： 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
520
Agere Systems Inc.
21 28-Channel Framer Block Functional Description
(continued)
21.22.8 Transmit Facility Data Link Functional Description
This block performs the transmission of D bits into
SLC
-96 superframes, SA bits into CEPT multiframes, and data
link bits into DDS frames.
For
SLC
-96 frames, the D bits are always sourced from this block when the block is enabled for insertion
(FRM_DS1I (
Table 424 on page 296
)). The D-bit delineator bits (
SLC
-96 Fs frame) are also sourced from this
block and stored in the stack with the D bits.
For CEPT frames, the Sa bits are sourced from either the Sa stack or outside of the data link block. The data link
block only responds with valid data when selected by the Sa source control bits (FRM_SA4SC—FRM_SA8SC
(
Table 424
)).
For DDS frames, the data link bits are always sourced from this block when this block is enabled for insertion
(FRM_DS1I).
This block also provides the capability to transmit BOMs in the data link channel of ESF links.
All frame types:
I
Support clear-on-read status and interrupt bits based on the setting of the input select signal.
21.22.9
SLC
-96 Superframe Transmit Data Link
I
Provides storage for D bits and delineator bits for transmission on
SLC
-96 links.
I
Provides interrupt for stack empty.
I
Provides host access to stack using processor clock.
I
Performs retransmission of stack when update is yet to be performed.
When enabled for insertion, this block will always source the D bits to any
SLC
-96 Tx link. The delineator bits
(
SLC
-96 Fs frame), which bound the 24 D bits, are also sourced from this block.
The 12-frame
SLC
-96 superframe is composed of a terminal frame (F
T
) alternating with a subframe that consists of
a combined signaling (F
S
) frame and data link. The subframe shares establishing the signaling frame (F
S
) and
SLC
-96 data link. The FDL stack bits are inserted into the signaling and data link subframe position in the super-
frame. Seventy-two superframes are required to deliver the 24 D bits and 12-bit delineator. The front-end delinea-
tor is 00111, which is followed by 24 D bits and trailed by 0001110. The alignment of the F
S
bits within the
superframe is determined and indicated by the frame aligner block.
The
SLC
-96 F
S
bits are stored in the shared Tx stack as shown in
Table 604
.
Table 604. Shared Tx FDL Stack Format for
SLC
-96 Frames
* The value held in the bits left blank should be ignored by the host.
The transmission of the
SLC
-96 stack will take 9 ms to complete, during which time the host should refill the sys-
tem stack if the D bits need to change.
Near the beginning of each
SLC
-96 superframe, the Tx data link block will determine whether a new set of D bits is
available to be transmitted.
Word
0
1*
2*
3*
4*
15
0
C1
SB2
0
0
14
0
C2
SB3
0
0
13
0
C3
M1
0
0
12
1
C4
M2
0
0
11
1
C5
M3
0
0
10
1
C6
A1
0
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9
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相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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