參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 503/784頁
文件大小： 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
503
Agere Systems Inc.
21 28-Channel Framer Block Functional Description
(continued)
21.13 Receive Signaling Interrupts
There are three interrupts that are maintained in the receive signaling processor, which are located in FRM_SGR7
(
Table 377 on page 269)
. The three interrupts reflect the status of the change of signaling state FIFO. These inter-
rupt bits can be reset based on a clear-on-read protocol, which is provisioned in the Supermapper global registers.
I
Threshold overflow interrupt. This bit is set to 1 when the programmed threshold for the FIFO capacity has been
exceeded.
I
Interrupt timer interrupt. This bit is set to 1 when the programmed interrupt timer has expired, and there are valid
entries in the FIFO to be processed.
I
FIFO overflow interrupt. This bit is set to 1 when the FIFO overflows.
There are mask bits associated with each of the three interrupt status bits, which are located in FRM_SGR7,
receive signaling global register 7 (R/W).
21.13.1 Maintenance of the Change of Signaling State FIFO Status Bits
There is 1 bit that reflects the status of the change of signaling state FIFO. The location of this status bit is in
FRM_SGR5 (
Table 375 on page 268
).
I
FIFO depth threshold overflow status. This bit is set to 1 when the programmed threshold for the FIFO capacity
has been exceeded.
21.13.2 Maintenance of Handling Group-Related Status Bits
There are 3 bits that reflect the status of the handling groups extracted from the VT mapper interface. There are
four handling groups on each link; therefore, there will be three copies of the following bits for each link. The loca-
tion of these status bits are in FRM_RSLR33; see
Table 386 on page 274
.
I
Loss of HG alignment. Alignment uses the 0101010 . . . framing pattern and follows the alignment algorithm
shown in
Figure 61 on page 504
.
I
AIS detection within each handling group (AIS detection 48 consecutive ones, AIS loss any two zeros).
I
RDI detection within each handling group (RDI detection is the presence of three consecutive zeros in the Sp bit
position).
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PDF描述
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