參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 442/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
442
Agere Systems Inc.
19 VT/TU Mapper Functional Description
(continued)
BIP-2 errors and REI-V reception are monitored and counted internally. The performance monitoring reset signal
transfers the count to the holding registers for BIP-2 error count (VT_BIP2ERR_CNT[1—28][11:0];
Table 219 on
page 173
), and REI-V count (VT_REI_CNT[1—28][10:0] (
Table 220 on page 173
)) for microprocessor read, and
resets the running count registers to 0. When SMPR_SAT_ROLLOVER = 1 (
Table 77 on page 70
), the internal
running counts will hold at their maximum value. Otherwise, the counts will roll over. The running count and holding
register counts will be forced to 0; if the SPE mapper is requesting AUTO AIS, VT_LOP[1—28] = 1 (loss-of-
pointer), VT_AIS[1—28] = 1 (VT AIS) (
Table 190 on page 163
), or VT_H4LOMF = 1 (loss of H4 multiframe align-
ment) (
Table 189 on page 162
).
The V5 byte will be checked for received RFI-V via VT_RFI[1—28] bits (
Table 190 on page 163
). New values will
be latched into the register after the number of consecutive values programmed in bits VT_RDI_NTIME[3:0]
(
Table 197 on page 166
) have been received. A VT_RFI[1—28] change of state is reported by bit VT_RFI_D[1—
28] (
Table 182
). When operating in the DS1 byte-synchronous mode, RFI-V = 1 will force DS1 RAI downstream to
the framer. Unless the VT_RFI_M mask bit (
Table 186 on page 161
) is set, VT_RFI_D[1—28] = 1 will generate and
cause an interrupt.
When operating in normal RDI-V mode (VT_RX_ERDI_EN[1—28] = 1 (
Table 217, starting on page 172
)), the V5
byte will be checked for received RDI-V and reported via VT_RDI[1—28] bits (
Table 190 on page 163
). New values
will be latched to this register after VT_RDI_NTIME[3:0] consecutive values have been received. A VT_RDI[1—28]
change of state is reported via VT_RDI_D[1—28] (
Table 182 on page 159
). Unless the VT_RDI_M[1—28]
(
Table 186
) mask bit is set, VT_RDI_D[1—28] = 1 will generate and cause an interrupt.
When operating in enhanced RDI-V mode (VT_RX_ERDI_EN[1—28] = 0 (
Table 217, starting on page 172
)), the
V5 byte will be checked for received RDI-V and reported via VT_RDI[1—28] bit (
Table 190 on page 163
). New val-
ues will be latched to this register after VT_ERDI_NTIME[3:0] (
Table 197 on page 166
) consecutive ERDI-V values
(V5 bit 8 and Z7 bits 5—7) have been received. A VT_ERDI[1—28][2:0] change of state is reported via
VT_ERDI_D[1—28] (
Table 182
). Unless the VT_ERDI_M[1—28] mask bit (
Table 186 on page 161
) is set,
VT_ERDI_D[1—28] = 1 will generate and cause an interrupt.
The V5 byte VT/TU signal label will be monitored and reported to the microprocessor using bits
VT_LAB[1—28][2:0] (
Table 190 on page 163
). New values will be latched to the microprocessor after the number
of consecutive values programmed in bits VT_LAB_NTIME[3:0] (
Table 197 on page 166
) has been received. An
all- zeros signal label will set bit VT_UNEQ[1—28] (
Table 190
). Any change in state of VT_UNEQ[1—28] will be
reported to the microprocessor via bit VT_UNEQ_D[1—28] (
Table 182 on page 159
). Unless the VT_UNEQ_M[1—
28] (
Table 186 on page 161
) mask bit is set, VT_UNEQ_D[1—28] = 1 will generate an interrupt. VT_UNEQ[1—28]
will contribute to automatic AIS generation. The latched signal label will be compared to the expected signal label.
If the expected signal label is 001 or if VT_UNEQ[1—28] is detected, the detection of PLM-V is disabled. Other-
wise, any mismatch is reported to the microprocessor via bit VT_PLM[1—28] (
Table 190
). Any change in state of
VT_PLM[1—28] will be reported to the microprocessor via bit VT_PLM_D[1—28] (
Table 182
). Unless the
VT_PLM_M[1—28] mask bit is set (
Table 186
), VT_PLM_D[1—28] = 1 will generate an interrupt.
19.9.2 Z6/N2 Termination
For SONET applications, the Z6 byte is monitored and presented to the microprocessor using bits
VT_Z6_BYTE[1—28][7:0] (
Table 218 on page 173
) for growth and monitoring purposes only. The Z6 byte is
updated when three consecutive consistent bytes are received. N2 is defined for tandem connection applications
per ETS 300 417-1-1 and ITU-T G.707/G.783.
Low-order tandem connection is not supported.
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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