參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 260/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
260
Agere Systems Inc.
12 28-Channel Framer Registers
(continued)
Table 350. FRM_HGR12, Transmit HDLC Global Register 12 (R/W)
Table 351. FRM_HGR13, Transmit HDLC Global Register 13 (R/W)
Table 352. FRM_HGR14, Transmit HDLC Global Register 14 (R/W)
Table 353. FRM_HGR15, Receive HDLC Global Register 15 (R/W)
Table 354. FRM_HGR16, Receive HDLC Global Register 16 (R/W)
Table 355. FRM_HGR17, Receive HDLC Global Register 17 (R/W)
Address
Bit
Name
Function
Reset
Default
0x0000
0x8014B
15:0
FRM_TH_IS[31:16]
Transmit HDLC Interrupt Summary.
This bitmap
shows what channels have interrupts. This register
maps channels 31—16 to bits 15:0.
Address
Bit
Name
Function
Reset
Default
0x0000
0x8014C
15:0
FRM_TH_IS[47:32]
Transmit HDLC Interrupt Summary.
This bitmap
shows what channels have interrupts. This register
maps channels 47—32 to bits 15:0.
Address
Bit
Name
Function
Reset
Default
0x0000
0x8014D
15:0
FRM_TH_IS[63:48]
Transmit HDLC Interrupt Summary.
This bitmap
shows what channels have interrupts. This register
maps channels 63—48 to bits 15:0.
Address
Bit
Name
Function
Reset
Default
0x00
0x000
0x80040
15:10
9:0
RSVD
Reserved.
Must write to 0.
FRM_HRTHRSH0[9:0]
Indicates the Threshold Levels for the Rx FIFOs.
When a channel is enabled and its FIFO count incre-
ments to this value, its FRM_HRTHRSH (
Table 455 on
page 314
) status bit is set. FRM_HRTHRSH0 or
FRM_HRTHRSH1 is selected on a per-channel basis
with the FRM_RTHRSEL (
Table 454 on page 313
)
parameter.
Address
Bit
Name
Function
Reset
Default
0x00
0x000
0x80041
15:10
9:0
RSVD
Reserved.
Must write to 0.
FRM_HRTHRSH1[9:0]
Indicates the Threshold Levels for the Rx FIFOs.
When a channel is enabled and its FIFO count incre-
ments to this value, its FRM_HRTHRSH status bit is
set. FRM_HRTHRSH0[9:0] or FRM_HRTHRSH1[9:0]
is selected on a per-channel basis with the
FRM_RTHRSEL (
Table 454 on page 313
) parameter.
Address
Bit
Name
Function
Reset
Default
0
0x80042
15:0
FRM_RH_IS[15:0]
Receive HDLC Interrupt Summary.
This bitmap
shows what channels have interrupts. This register
maps channels 15—0 to bits 15:0.
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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