參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁(yè)數(shù)： 267/784頁(yè)
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
267
Agere Systems Inc.
12 28-Channel Framer Registers
(continued)
12.6 Signaling Global Registers
Table 371. FRM_SGR1, Receive Signaling Global Register 1 (R/W)
Table 372. FRM_SGR2, Receive Signaling Global Register 2 (R/W)
Address
Bit
Name
Function
Reset
Default
0
0x80060
15
FRM_R_TSAISHG
System AIS for Handling Groups.
When set to 1, this
configuration bit forces AIS to the system interface for
those signaling bits which correspond to a handling
group, which is out of alignment. A 0 disables this fea-
ture. This feature is only applied to those links which are
enabled for byte sync mapping and handling groups
using the per-link signaling configuration registers.
Receive Link Count.
Indicates the number of links ser-
viced by the signaling block. This value should be set to
28 when the Supermapper is interfacing with only DS1
links; it should be set to the actual number of links active
for mixed mode applications.
Reserved.
Must write to 0.
Test Bits.
Reserved.
Must write to 0.
Automatic Signaling Freeze on Framing Bit Errors.
Set to 1 in order to freeze signaling register updates
based on framing bit errors.
Reserved.
Must write to 0.
14:10
FRM_R_LINKCNT[4:0]
28
9
RSVD
0
8:6
5:2
1
FRM_TEST_BIT[2:0]
RSVD
FRM_R_AFZFBE
000
0
0
0
RSVD
Address
Bit
Name
Function
Reset
Default
0
0x80061
15
FRM_R_SCOSEN
Receive Signaling Change of State FIFO Enable.
When set to 1, this configuration bit enables the mainte-
nance of the signaling change of state FIFO. When set to
0, no entries will be made into the FIFO. This bit applies
to all of the links. If an individual time slot is programmed
for no signaling, then no entries will be made for that time
slot. Also, if the signaling source in the receive path is set
to host, then no entries will be made for that time slot.
Reserved.
Must write to 0.
FRM_R_SCOSDTH[9:0]
Receive Signaling Change of State FIFO Depth
Threshold.
This number can be programmed from 0 to
672. If the number of entries in the signaling change of
state FIFO exceeds the value programmed here, then
the associated interrupt status bit will be set.
14:10
9:0
RSVD
0
0
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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