參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 611/784頁
文件大小： 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Agere Systems Inc.
611
26 Applications
(continued)
26.19 HDLC Unit
The HDLC processor formats the HDLC packets for insertion into the programmable channels. A channel can be
any number of bits (1 to 8) from a time slot.
The maximum number of channels is 64. The maximum channel bit rate is 64 kbits/s. The minimum channel bit
rate is 4 kbits/s. Each channels is allocated 128 bytes of storage.
HDLC processing of data on the facility data link (PRMs, Sa bits, or otherwise) is implemented by assigning the
FDL bit position to a logic HDLC channel.
26.20 System Interface
The system interface block provides a programmable interface. It can be configured to work in four different
modes.
I
Concentration highway interface (serial time division multiplex interface):
— Global frame sync.
— Global clock: 2.048 MHz, 4.096 MHz, 8.192 MHz, or 16.384 MHz.
— 28 transmit and receive data ports; data rates: 2.048 Mbits/s, 4.096 Mbits/s, or 8.192 Mbits/s.
I
Parallel system bus (parallel time-division multiplex interface/transmit and receive):
— Global frame sync.
— Global clock: 19 MHz.
— Data rate: 19 MHz.
— 8 bits of data + associated parity bit.
— 4 bits of signaling + 2 bits of signaling control + 1 bit of parity.
I
Time-division multiplex data rate serial interface:
— 28 receive frame sync (per port).
— 28 receive clock: 1.544 Mbits/s or 2.048 Mbits/s (per port).
— 28 receive ports.
— One transmit frame sync.
— One transmit clock: 1.544 Mbits/s or 2.048 Mbits/s.
— 28 transmit ports.
I
Network serial multiplexed bus:
— 6- or 8-pin serial interface.
— Transmit and receive clock and data at 51.84 MHz.
— Accommodates 1 DS3 of throughput.
— Provides a minimal pin count interface for data and inverse multiplexing for ATM (IMA) applications without slip
buffers.
— Three modes of operation: framer—NSMI payload assembled/disassembled into DS1/E1s; M13—proprietary
transport format with DS3 framing; SPE—proprietary transport format mapped into an STS-1/AU-3.
相關PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關代理商/技術參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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