參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 480/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
480
Agere Systems Inc.
20 M13/M23 MUX/DeMUX Block Functional Description
(continued)
Each M12 deMUX can be programmed independently to receive DS2 signal either from M23 deMUX (when
M13_M12DMX_MODEy[1:0] = 00 (
Table 284 on page 222
)) or direct DS2 input XC_DS2DMXDATAy (when
M13_M12DMX_MODEy[1:0] = 01). In the latter case, an input DS2 clock XC_DS2DMXCLKy is also required.
When M13_M12DMX_MODEy[1:0] = 10/11, the M12 demultiplexer is idle and the outputs are held low.
The DS2 signal is monitored for AIS, which is declared (M13_DS2_AIS_DETy = 1 (
Table 254 on page 213
)) if the
demultiplexer input is 0 for fewer than five clock cycles in each of two consecutive 840 clock periods, and cleared if
there are more than 4 zeros in each of two consecutive 840-bit periods (G.775).
20.11.5 DS1 Mode
Framer.
The M12 demultiplexers determine if the input signal contains valid DS2 framing. This is done in two stages
by first finding a bit position that matches the M-subframe alignment pattern (F bits), and then locating the M frame
alignment signal (M bits). After a matching F-bit sequence is found, in-frame is declared (M13_DS2_OOFy = 0
(
Table 252 on page 213
)) when correct M bits are received for three consecutive M frames. The maximum average
reframe time is 2.5 ms in the presence of a bit error rate of 10
–3
.
Once the deMUX is in-frame, the received frame bits are monitored for out of frame. Out-of-frame is declared
(M13_DS2_OOFy = 1) if too many errors are received in either the F bits (two errors in 4 bits when
M13_DS2_MODE = 0 (
Table 286 on page 222
), or at least one F-bit error in four consecutive M-subframe pairs
when M13_DS2_MODE = 1) or the M-bits (at least one error in three consecutive M frames). For testing purposes,
the user may also force the framer out of frame by setting M13_DS2_FORCE_OOFy to 1 (
Table 269 on page 217
).
The traditional algorithm for declaring out of frame (two errors in 4 F bits) results in false out of frame approximately
every 5 s when the bit error rate is 10
–3
. By waiting for four consecutive errored M-subframe pairs (containing 4-F
bits) before declaring out of frame (M13_DS2_MODE = 1), the M13 normally stays in frame for over four days
when the bit error rate is 10
–3
.
Overhead Processing.
The C bits for each DS1 channel are checked for loopback requests. If the third C bit dif-
fers from the first and second C bits in the zth M-subframe for five successive DS2 frames, M13_DS1_LB_DETx is
set to 1 (
Table 261 on page 215
), where x = (4y – 4 + z). M13_DS1_LB_DETx is cleared when the third C bit does
not differ from the first two C bits in the zth M-subframe for five successive DS2 frames.
If the X bit in four consecutive frames is received as 0, the M13 sets M13_DS2_RAI_DETy to 1 (
Table 255 on
page 213
). Once M13_DS2_RAI_DETy is set, it is not cleared until the X bit is received as 1 in four consecutive
frames.
20.11.6 E1 Mode
Framer.
The M12 demultiplexers determine if the input signal contains a valid frame format as specified in ITU-T
Recommendation G.747. Frame alignment is declared (M13_DS2_OOFy = 0 (
Table 252 on page 213
)) when a
correct frame alignment signal is received for three consecutive frames. The maximum average reframe time is
0.5 ms in the presence of a bit error rate of 10
–3
. Out-of-frame is declared (M13_DS2_OOFy = 1) if the frame align-
ment signal contains at least 1-bit error for four consecutive frames. For testing purposes, the user may also force
the framer out of frame by setting M13_DS2_FORCE_OOFy to 1 (
Table 269 on page 217
).
Overhead Processing.
The C bits for each E1 channel are checked for loopback requests. If the third Cz bit differs
from the first and second Cz bits for five successive frames, M13_DS1_LB_DETx is set to 1 (
Table 261 on
page 215
), where x = (4y – 4 + z). M13_DS1_LB_DETx is cleared when the third Cz bit does not differ from the first
two Cz bits for five successive frames.
If the RAI bit in four consecutive frames is received as 1, the M13 sets M13_DS2_RAI_DETy to 1 (
Table 255 on
page 213
). Once M13_DS2_RAI_DETy is set, it is not cleared until the RAI bit is received as 0 in four consecutive
frames. The received reserved bit is reported through the M13_DS2_RSV_RCVy (
Table 257 on page 214
), which
is updated only when a new value is received in four consecutive frames.
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PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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