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參數(shù)資料
| 型號： | TFRA28J133BAL-1 |
| 元件分類： | TVS-瞬態(tài)抑制二極管 |
| 英文描述： | Transient Voltage Suppressor Diodes |
| 中文描述： | 電信提供商/數(shù)據(jù)通信 |
| 文件頁數(shù)： | 29/784頁 |
| 文件大?。?/td> | 10831K |
| 代理商： | TFRA28J133BAL-1 |
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29
Agere Systems Inc.
Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
3 Pin Information
(continued)
3.3.9 Framer PLL
The DS1/E1 framer has a phase-locked loop that may be used to generate a transmit line clock at 1.544 MHz or
2.048 MHz. The reference signal for this PLL may be chosen from a number of possible sources, all typically syn-
chronized to the system clock (CHI transmit/receive clock, for example). In order to ensure reliable performance,
this PLL has its own isolated power pins. The PLL also has a number of test control pins that are used for factory
testing only.
The PLL is active when framer bit PLL_BYPAS = 0. When PLL_BYPAS = 1, the PLL is bypassed and an external
clock at the system interface is used as the line clock. An example would be when the framers are programmed for
a CHI interface at 2.048 MHz and the frames are programmed for E1, the PLL may be bypassed and the CHI sys-
tem clock may be used as the line clock.
Table 13. Framer PLL
Pin
AD22
AE23
AF23
AD23
AD24
Symbol
VDDD_PLL
VDDS_PLL
VSSA_PLL
VSSS_PLL
CLKIN_PLL
Type
V
DD
V
DD
V
SS
V
SS
—
I/O
—
—
—
—
I
Description
Digital V
DD
for PLL.
Analog V
DD
for PLL.
Analog V
SS
for PLL.
Digital V
SS
for PLL.
Clock In PLL.
Phase locked-loop reference clock input. Fre-
quency should be consistent with the MODE_PLL pins in the
PLL Mode1 table below. A 1.544 MHz clock for DS1 transmit
outputs is generated synchronous to this clock.
PLL Mode 2.
Control bit that should be tied to the appropriate
state depending on the frequency of CLKIN_PLL consistent
with the PLL Mode1 table below. This pin is also used during
factory testing as an output.
PLL Mode 0.
PLL control input 0.
Pull-down
AB21
MODE2_PLL
—
I/O
AF24
MODE0_PLL
—
I
Pull-down
I
Pull-down
AE24
MODE1_PLL
—
PLL Mode 1.
PLL control input 1. The PLL mode inputs should
be hardwired to the logic levels shown in the table below,
depending on the frequency of the reference supplied to
CLKIN_PLL.
Mode2
0
0
0
0
1
1
1
1
Mode1
0
0
1
1
0
0
1
1
Mode0
0
1
0
1
0
1
0
1
CLKIN_PLL
Reserved
51.840 MHz
26.624 MHz
19.440 MHz
16.348 MHz
8.1940 MHz
4.0960 MHz
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