參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 479/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
479
Agere Systems Inc.
20 M13/M23 MUX/DeMUX Block Functional Description
(continued)
The receive data-link frame interrupt bit, M13_RDL_FRM_INT (
Table 229 on page 204
), is set when a frame clos-
ing flag or an abort byte is received. The M13_RDL_FIFO_UF bit is set (
Table 237 on page 209
) if the buffer
underflows, and the M13_RDL_FIFO_AF bit is set (
Table 237 on page 209
) if the buffer reaches a provisionable fill
level. The fill level can be set to 16 bytes (M13_RDL_FILL[1:0] = 00 (
Table 299
)), 32 bytes (M13_RDL_FILL[1:0] =
01), 64 bytes (M13_RDL_FILL[1:0] = 10), or 96 bytes (M13_RDL_FILL[1:0] = 11).
The user may read bytes from the FIFO through register M13_RDL_DATA_R (
Table 266 on page 217
). The por-
tion of the earliest frame still in the FIFO can be deleted by setting M13_RDL_FRM_CLR to 1 (
Table 270 on
page 218
). (This is normally done to purge a corrupted or aborted frame.) The user must reset
M13_RDL_FRM_CLR before another frame can be deleted. If M13_RDL_FRM_CLR is set before the closing flag
of the frame currently being read from the FIFO has been received, all subsequent bytes of the frame will be dis-
carded without being written into the FIFO.
Frame Status and Error Reporting.
The M13 provides information on the earliest frame still in the FIFO through
status register M13_RHDLC_STATUS_R (
Table 268 on page 217
).
The status register has 1 bit to indicate whether or not the closing flag (or an abort byte) for the current frame has
been received, 1 bit to indicate if the current frame is corrupted, 5 bits to indicate the size of the current frame mod-
ulo-32, and 1 bit to indicate whether or not there are less than 32 bytes of the earliest frame left in the FIFO.
There are four ways in which the M13 can identify that the current frame has been corrupted. The frame may have
been aborted (M13_RDL_ABORT = 1 (
Table 265 on page 216
)), it may have failed the CRC check
(M13_RDL_FCS_ERR = 1 (
Table 265 on page 216
)), the number of bits between opening and closing flags may
not have been a multiple of 8 (M13_RDL_NOT_BYTE = 1 (
Table 265 on page 216
)), or it may have been overwrit-
ten before being read from the FIFO (M13_RDL_OVFL = 1 (
Table 265
)). Also, there is a separate bit
M13_RDL_FLAG (
Table 265
) to indicate whether or not the closing flag (or an abort byte) for the current frame has
been received.
The size of the current frame modulo-128 (including FCS bytes only if M13_RDL_FCS = 0 (
Table 299 on
page 227
)) is indicated by register M13_RDL_FRAME_SIZE_R (
Table 267 on page 217
).
DS3 Performance Monitors.
For performance monitoring purposes, there are a number of error counters in the
M13. All of these internal counters are comprised of a running error counter and a hold register that presents stable
results to the microprocessor. The counts in all of the running counters are latched to the hold registers, and the
running counters cleared with the configured internal performance monitor reset signal.
The latched results are then held to be read by the microprocessor. All of the internal counters have the ability to
store more than the maximum possible count in a one second interval for a bit error rate of 10
–3
. As long as the per-
formance monitor reset occurs at least once every second, no counts will be lost. In case this doesn’t happen, all of
the running counters will either hold their maximum value or roll over to zero, depending on the control signal input
SMPR_SAT_ROLLOVER (
Table 77 on page 70
).
Within the M23 demultiplexer, there are four performance monitoring counters. M13_DS3_FERR_CNT[11:0]
(
Table 301 on page 227
) increments each time an error is detected in either an F bit or M bit, and
M13_DS3_PERR_CNT[13:0] (
Table 304 on page 228
) increments if at least one of the P bits disagrees with the
parity of the previous frame. In the C-bit parity mode only, M13_DS3_CPERR_CNT[13:0] (
Table 303 on page 228
)
counts frames with at least two of the three C-bit parity bits indicating an error, and M13_DS3_FEBE_CNT[13:0]
(
Table 302 on page 228
) accumulates FEBE error indications (1 error indication for each DS3 frame with at least
one FEBE bit equal to zero).
20.11.4 M12 Demultiplexers
Each M12 demultiplexer outputs either 4 DS1 signals from the DS2 frame as specified in GR-499-CORE (when
M13_DS1_E1Ny = 1 (
Table 275 on page 220
)), or three E1 signals from the DS2 format specified in ITU-T Recom-
mendation G.747 (when M13_DS1_E1Ny = 0). In the DS1 mode, the demultiplexed second and fourth channels
are inverted before being sent to the output selectors when M13_DEMUXCH2_4_INVy
= 1 (
Table 284 on
page 222
).
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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