參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 587/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
587
Agere Systems Inc.
24 Test-Pattern Generation/Detection Functional Description
(continued)
A TPM_OOFxD (
Table 494 on page 343
) signal detects and latches delta events (changes or transitions) in the
TPM_OOFx signal. The TPM_OOFxD signal is reset to 0 based on the SMPR_COR_COW (
Table 77 on page 70
)
global control signal; if SMPR_COR_COW is set, event or delta signals are cleared on any microprocessor read of
the event or delta register. If SMPR_COR_COW is 0, each event or delta signal must be written with a 1 to clear it.
The TPM_OOFxD signal, if asserted, will generate an interrupt unless the corresponding mask bit TPM_OOFxDM
(
Table 501 on page 345
) is set.
Also, synchronization is checked for the designated test patterns. If the TPM monitor detects 32 consecutive
matches in its input sequence, the corresponding TPM_OOSx (
Table 509 on page 348
) is cleared. Similarly, if the
TPM detects four or more consecutive mismatches in the input sequence, the corresponding TPM_OOSx is set.
The TPM_OOSx condition (status) signals default to 1, indicating an out-of-sync condition.
A TPM_OOSxD (
Table 495 on page 343
) signal detects and latches delta events (changes or transitions) in the
TPM_OOSx signal. The TPM_OOSxD signal is reset to 0 based on the SMPR_COR_COW global control signal; if
SMPR_COR_COW is set, delta signals are cleared on any microprocessor read of the delta register. If
SMPR_COR_COW is 0, each delta signal must be written with a 1 to clear it. The TPM_OOSxD signal, if asserted,
will generate an interrupt unless the corresponding mask bit TPM_OOSxDM (
Table 502 on page 345
) is set.
DS2 (x = 4).
The DS2 monitor checks for synchronization of the unframed PRBS signals, and for bit errors as
above.
DS3 (x = 5).
The DS3 monitor checks for synchronization of the unframed PRBS signals, and for bit errors as
above.
24.6.2 TPM Error Detection and Counting
TPM Bit Errors.
While in sync, each data monitor detects and counts the number of times that the input sequence
differs from the expected sequence in a 16-bit counter (one per rate). Detection of a bit error causes the TPM to
latch a 1 into the TPM_BEREx (
Table 502 on page 345
) event register bit. Clearing of this latched event is deter-
mined by the SMPR_COR_COW global control signal (if set, the event is automatically cleared on read; otherwise,
a 1 must be written to the TPM_BEREx register bit to clear it). If the interrupt is enabled (not masked) via
TPM_BERMx (
Table 503 on page 346
) mask bits, then this event will trigger an interrupt.
The error counters accumulate TPM_BEREx events in a set of active counters. The active counter values are
transferred to registers upon assertion of global control signal SMPR_PMRESET (
Table 75 on page 68
). The
counter values may be read via the microprocessor control interface via registers called TPM_CNTx[15:0] (Tables
525
,
526
,
527
, and
528
). The active counters will roll over or saturate at the terminal count, depending on global
control signal SMPR_SAT_ROLLOVER (
Table 77 on page 70
). The counters will clear on read if the global control
signal SMPR_COR_COW is set; otherwise, the counter values are not affected by reads and instead must be
cleared by explicit writes. The global control signals SMPR_PMRESET, SMPR_SAT_ROLLOVER, and
SMPR_COR_COW operate on all six test channels; there are no separate controls per rate or mode.
TPM Framing Errors.
Framing-bit errors TPM_FEREx (
Table 497 on page 344
) events are detected when
TPM_FRAMEx is 1 but not counted. The event is latched and may be used to trigger a (maskable) interrupt, or may
be polled (the error assertion will last between 1 and 24 frame intervals). The interrupt mask bit is called
TPM_FERExM (
Table 504 on page 346
). The global control signal SMPR_COR_COW determines if the
TPM_FEREx event is cleared on read or write.
TPM CRC Errors.
Cyclic redundancy check (CRC) errors TPM_CRCEx (
Table 500 on page 345
) are detected
when TPM_FRAMEx (
Table 519
and
Table 520
) is 1 but not counted. CRC-6 errors are valid only for DS1
extended superframe (ESF) test patterns. CRC-4 errors are valid only for E1 multiframe test patterns. Each CRC
error event is latched and may be used to trigger a (maskable) interrupt, or may be polled (the error assertion will
last between 1 and 24 frame intervals).
CRC-6 errors (DS1-ESF only) are detected via TPM_CRCE0. Interrupts are managed via TPM_CRCE0M
(
Table 507 on page 347
) bit. The global control signal SMPR_COR_COW (
Table 77 on page 70
) determines if the
TPM_CRCE0 event is cleared on read or write.
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PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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