參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 443/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
443
Agere Systems Inc.
19 VT/TU Mapper Functional Description
(continued)
19.9.3 Z7/K4 Termination
This termination will support enhanced RDI when bit VT_RX_ERDI_EN[1—28] = 1 (
Table 217, starting on
page 172
). The Z7/K4[3:1] byte will be monitored and reported to the microprocessor with bits
VT_ERDI[1—28][2:0] (
Table 190 on page 163
). New values will be latched to the microprocessor after the number
of consecutive values programmed in register bits VT_ERDI_NTIME[3:0] (
Table 197 on page 166
) has been
received. A change of state is reported using bit VT_ERDI_D[1—28] (
Table 182 on page 159
). Unless the
VT_ERDI_M[1—28] (
Table 186 on page 161
) mask bit is set, VT_ERDI_D[1—28] = 1 will generate an interrupt.
The Z7/K4[7:4] byte will be monitored and reported to the microprocessor via bits VT_APS[1—28][3:0] (
Table 191
on page 163
). New values will be latched to the microprocessor after the number of consecutive values pro-
grammed in bits VT_APS_NTIME[3:0] (
Table 197 on page 166
) has been received. A change of state is reported
using bit VT_APS_D[1—28] (
Table 182
). Unless the VT_APS_M[1—28] (
Table 186
) mask bit is set,
VT_APS_D[1—28] = 1 will generate an interrupt.
19.9.4 Payload Termination
Payload termination will support asynchronous, byte-synchronous, and bit-synchronous demappings for SONET
VT1.5s and VT2s per
Bellcore
GR-253 and
ANSI
T1.105.
Payload termination will support asynchronous, byte-synchronous, and bit-synchronous demappings for
SDH TU11s and TU12s per ITU-T G.707 and ETS 300 417-4-1.
Demapping modes are selected with bits VT_RX_MAPTYPE[1—28][3:0] (
Table 217, starting on page 172
), as
defined in
Table 567
.
Table 567. Receive VT/TU Demapping Selection
The payload termination provides an elastic store for rate adoption. An elastic store overflow is indicated in bit
VT_RX_ESOVFL_D[1—28] (
Table 182 on page 159
). Unless the VT_RX_ESOVFL_M[1—28] mask bit is set
(
Table 186 on page 161
), VT_RX_ESOVFL_D[1—28] = 1 will generate an interrupt.
When an overflow condition exists, the read/write count will be forced to the center of the FIFO. The FIFO is 64 bits
deep.
The payload termination circuitry will generate a gapped DS1/E1 clock (VT_TERM_CLK).
Figure 42
and
Figure 43
on page 458
describe the DS1 and E1 gapped clocking schemes, respectively. A frame sync is generated and
transmitted from the device coincident with the frame bit for DS1 and the MSB of time slot 0 for E1 when demap-
ping a byte-synchronous payload.
VT_RX_MAPTYPE[1—28][3:0]
(See
Table 217 on page 172.
)
0
0
0
0
0
0
0
0
1
0
0
1
0
1
0
0
1
0
0110
—
0111
1
0
0
1
0
0
1
0
1
1011
—
1111
Description
0
1
0
1
0
1
Asynchronous VT1.5/TU-11 (DS1 output)
Asynchronous VT2/TU-12 (E1 output)
Byte-Synchronous VT1.5/TU-11 (DS1 output)
Byte-Synchronous VT2/TU-12 (E1 output)
Bit-Synchronous VT1.5/TU-11 (DS1 output)
Bit-Synchronous VT2/TU-12 (E1 output)
Undefined, Generates AIS
Asynchronous VT2/TU-12 (DS1 output)
Byte-Synchronous VT2/TU-12 (DS1 output)
Bit-Synchronous VT2/TU-12 (DS1 output)
Undefined, Generates AIS
0
1
0
相關PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關代理商/技術參數(shù)
參數(shù)描述
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TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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