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參數(shù)資料
| 型號： | TFRA28J133BAL-1 |
| 元件分類： | TVS-瞬態(tài)抑制二極管 |
| 英文描述： | Transient Voltage Suppressor Diodes |
| 中文描述： | 電信提供商/數(shù)據(jù)通信 |
| 文件頁數(shù)： | 227/784頁 |
| 文件大?。?/td> | 10831K |
| 代理商： | TFRA28J133BAL-1 |
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
227
Agere Systems Inc.
11 M13/M23 MUX/DeMUX Registers
(continued)
Table 298. M13_TDS2_EDGE_R, Tx DS2 Edge (R/W)
Table 299. M13_RDL_CONTROL, RDL Control (R/W)
Table 300. M13_PM_CNT_ACT_R, Performance Counter (RO)
Table 301. M13_DS3_FERR_CNT_R[1—2], DS3 F-Bit Error Registers (RO)
Address
Bit
Name
Function
Reset
Default
000000000
0x7F
0x100A0
15:7
6:0
RSVD
Reserved.
M13_TDS2_EDGE[7:1] A logic 1 of these bits means that the transmit DS2 sig-
nals are retimed by the rising edge of the associated
clocks. A logic 0 means that the data is retimed by the
falling edge.
Address
Bit
Name
Function
Reset
Default
0x000
00
0x100A1
15:5
4:3
RSVD
Reserved.
The M13_RDL_FIFO_AF (
Table 237 on page 209
) bit is set if
the buffer reaches the fill level.
00 = sets the receive HDLC FIFO fill level to 16 bytes.
01 = sets the receive HDLC FIFO fill level to 32 bytes.
10 = sets the receive HDLC FIFO fill level to 64 bytes.
11 = sets the receive HDLC FIFO fill level to 96 bytes.
If M13_RDL_FCS = 1, the FCS bytes will be checked at HDLC
receiver. Otherwise, the FCS is not checked and the last 2
bytes of the HDLC frame are written into the FIFO.
This bit controls the DS3 framing algorithm. Out-of-frame is
declared if the F bits contain three errors in 16 bits if
M13_DS3_MODE = 0, or at least one F-bit error in four con-
secutive M-subframes if M13_DS3_MODE = 1.
A logic 1 of this bit means that the received DS3 data is
retimed by the rising edge of the associated clock. A logic 0
means the data is retimed by the falling edge.
M13_RDL_FILL[1:0]
2
M13_RDL_FCS
1
1
M13_DS3_MODE
0
0
M13_RDS3_EDGE
0
Address
Bit
Name
Function
Reset
Default
0x0000
0
0x100A5
15:1
0
RSVD
Reserved.
This bit returns a 0 when read if all performance counter val-
ues are 0; otherwise, it is set to 1.
M13_PM_CNT_ACT
Address
Bit
Name
Function
Reset
Default
0x000
0x00
0x0
0x00
0x100A6
0x100A7
0x100A6
0x100A7
15:4
15:8
3:0
7:0
RSVD
RSVD
Reserved.
Reserved.
This register holds the results from a counter that
increments each time an error is detected in either a
DS3 F bit or M bit.
M13_DS3_FERR_CNT[11:8]
M13_DS3_FERR_CNT[7:0]
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TN0200T-T1 | CA DUAL BANANA/DUAL BANANA 5' |
| TN0201T-T1 | TRANSISTOR SOT23 SMD MOSFET |
| TN0520N3 | TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92 |
| TN0524N3 | TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92 |
| TN0540N3 | TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TFRA84J13 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J131BL-3-DB | 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA |
| TFRA84J13DS0 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J13DS1 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J13DS2 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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