參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 586/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
586
Agere Systems Inc.
24 Test-Pattern Generation/Detection Functional Description
(continued)
24.5.11 TPG Idle Generator
The TPG has one output dedicated to providing a valid, SF-framed DS1 idle data pattern. This data stream also
has an associated clock
TPG_CLKx
and frame-sync signal
TPG_SYNCx
(x odd). This pattern is specified in detail
in T1.403 for DS1.
24.5.12 TPG Error Insertion
A single bit error is injected into the test sequence each time that the global control signal SMPR_BER_INSRT
(
Table 75 on page 68
) transitions from 0 to 1 while the associated enable bit TPG_BERINSx (
Table 513 on
page 349
) is set to 1.
Similarly, for framed signals, a single framing bit error may be injected into the test sequence each time that the
TPG_FERINSx (
Table 514 on page 349
) bit transitions from 0 to 1.
For certain types of framed signals (that is, DS1 ESF and E1 multiframe), cyclic-redundancy check (CRC) errors
may be injected into the test sequence. A single error insertion event is triggered each time that the
TPG_CRCEINSx (
Table 512 on page 349
) (for DS1-ESF) or TPG_CRC4EINSx (
Table 515 on page 349
) (for E1)
register bit toggles from 0 to 1.
24.5.13 TPG Interrupts
There are no interrupts from the TPG at the current time.
24.5.14 Test-Pattern Monitor (TPM)
The test-pattern monitor TPM subblock contains four self-synchronizing detectors that are provisioned to search
for a particular test pattern (one each for signal at DS1, E1, DS2, and DS3). Each of the four monitor blocks
searches for the framed or unframed sequence at that rate, as determined by the values of TPM_FRAMEx
(
Table 519
and
Table 520
) and TPM_SEQm[2:0] (
Table 519
,
520
,
521
, and
522
) register bits (defined similarly to
the corresponding TPG register bits).
24.5.15 TPM Channel Selection
In normal operation, the user connects one of the available DS1, E1, DS2, or DS3 signals to the corresponding
TPM input by configuring the cross connect (XC).
24.5.16 TPM Clock Edge and Data Polarity Selection
The edge of the clocks
XC_TCLKx
that is used to acquire the test data is provisionable to either the rising edge
TPM_EDGEx = 1 (
Table 519
,
520
,
521
, and
522
) or the falling edge TPM_EDGEx = 0 for each of the four test-pat-
tern monitors. The polarity of the input data stream may also be provisioned to normal TPM_TPINVx = 0
(
Table 519
,
520
,
521
, and
522
) or inverted TPM_TPINVx = 1.
24.6 TPM Framing Acquisition and Synchronization
24.6.1 DS1/E1
For framed data streams TPM_FRAMEx = 1 (
Table 519
and
Table 520
), the monitor searches for the appropriate
frame sequence in the selected signal. If no frame is found, TPM_OOFx (
Table 508 on page 347
) is set. The
TPM_OOFx condition (status) signals default to 1, indicating an out of frame condition.
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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