參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 542/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
542
Agere Systems Inc.
21 28-Channel Framer Block Functional Description
(continued)
21.26.18 Distributed Stuffing: E1
For E1, the parallel bus system interface time-slot arrangement is as follows:
Five* stuff TSs | device 0, link 0—20 | four stuff TSs | device 1, link 0—20 | four stuff TSs | device 2,
link 0—20 |, etc.
Where * means in TS 0 three stuff time-slots are inserted instead of five.
Hence, total time slots = (5 + 21 + 4 + 21 + 4 +21) * 32 TSs – 2 TSs skipped in TS 0 = 2430 TSs.
Table 617
shows the distribution of the time slots and stuffing in the STM-1 frame for the E1 mode.
Table 617. Parallel System Bus Interface Time-Slot Arrangement for E1
Table 618. PSB System I/O Definition
Link Number (R = Stuffed Time Slot)
TS0
DEV0
DEV1
DEV2
DEV0
DEV1
DEV2
DEV0
DEV1
DEV2
DEV0
DEV1
DEV2
DEV0
DEV1
DEV2
—
—
—
R
—
—
R
—
—
R
—
—
R
—
—
— R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
5
5
5
5
5
5
5
5
5
5
5
5
5
5
5
6
6
6
6
6
6
6
6
6
6
6
6
6
6
6
7
7
7
7
7
7
7
7
7
7
7
7
7
7
7
8
8
8
8
8
8
8
8
8
8
8
8
8
8
8
9
9
9
9
9
9
9
9
9
9
9
9
9
9
9
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
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11
11
11
11
11
11
11
11
11
11
11
11
11
11
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12
12
12
12
12
12
12
12
12
12
12
12
12
12
13
13
13
13
13
13
13
13
13
13
13
13
13
13
13
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
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16
16
16
16
16
16
16
16
16
16
16
16
16
16
17
17
17
17
17
17
17
17
17
17
17
17
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18
18
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18
18
18
18
18
18
18
18
18
18
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19
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19
19
19
19
19
19
19
20
20
20
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20
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20
20
20
20
20
20
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20
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21
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21
21
21
21
21
21
21
R
R
R
R
R
R
R
R
R
R
R
R
R
R
TS1
TS2
TS3
TS4
. . .
Repeat TS4 Format For TS5
—
TS30
. . .
TS31
DEV0
DEV1
DEV2
R
—
—
R
R
R
R
R
R
R
R
R
R
R
R
1
1
1
2
2
2
3
3
3
4
4
4
5
5
5
6
6
6
7
7
7
8
8
8
9
9
9
10
10
10
11
11
11
12
12
12
13
13
13
14
14
14
15
15
15
16
16
16
17
17
17
18
18
18
19
19
19
20
20
20
21
21
21
Name
Definition
TS_D[ ], RS_D[] [16:9] Time-Slot Data [msb:lsb].
TS_D[ ], RS_D[] [8]
Data Parity.
TS_D[ ], RS_D[] [7]
Signaling A-bit.
TS_D[ ], RS_D[] [6]
Signaling B-bit.
TS_D[ ], RS_D[] [5]
Signaling C bit.
TS_D[ ], RS_D[] [4]
Signaling D-bit.
TS_D[ ], RS_D[] [3]
Signaling F-bit.
TS_D[ ], RS_D[] [2]
Signaling G-bit.
TS_D[ ], RS_D[] [1]
Signaling Parity.
TS_GCLK, RS_GCLK
System Global Clock [19.44 MHz].
TS_GFS, RS_GFS
System Frame Sync.
RS_GTCLK
External Global Transmit Line Clock (CEPT-2.048 MHz, T1-1.544 MHz). Only required if
internal framer PLL is not used.
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PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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