參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類(lèi)： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁(yè)數(shù)： 220/784頁(yè)
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
220
Agere Systems Inc.
11 M13/M23 MUX/DeMUX Registers
(continued)
Table 275. M13_M12_MUX_CONTROL1_R[1—7], M12 MUX CONTROL 1 Registers [1—7] (R/W)
Table 276. M13_M12_MUX_CONTROL2_R[1—7], M12 MUX CONTROL 2 Registers [1—7] (R/W)
Table 277. M13_DS2_RAI_SEND_R, DS2 Remote Alarm Indication Send (R/W)
Table 278. M13_DS2_RSV_SEND_R, DS2 Reserve Bit Send (R/W)
Address
Bit
Name
Function
Reset
Default
0x00
00
0x10060
0x10062
0x10064
0x10066
0x10068
0x1006A
0x1006C
15:8
7:6
RSVD
Reserved.
M13_M12_MODE[1—7][1:0] 00 = the M12 MUX operates as the first stage of M13
multiplexing.
The DS1/E1 clocks are inputs to the
block.
01 = the M12 MUX operates as an independent multi-
plexer. The DS1/E1 clocks are inputs to the block.
10 = the M12 MUX operates as an independent multi-
plexer. The DS1/E1 clocks are outputs from the
block.
11 = the M12 is idle.
M13_MUXCH2_4_INV[1—7]
M13_MUXCH2_4_INV[1—7] Bits.
If these bits are 1,
the second and fourth DS1 inputs to the M12 multiplex-
ers are inverted before they are MUXed into DS2 sig-
nals.
M13_DS1_E1N[1—7]
M13_DS1_E1N[1—7] Bits.
If these bits are 1, the M12
multiplexers operate on DS1 inputs; otherwise, they
operate on E1 inputs.
M13_DS1_LB_REQ[1:28]
M13_DS1_LB_REQ[1:28] Bits.
If these bits are 1, the
third C bit for DS1 or E1 channels is inverted in the gen-
erated DS2 frames to indicate loopback requests.
5
1
4
1
3:0
0x0
Address
Bit
Name
Function
Reset
Default
0x00
0x0
0x10061
0x10063
0x10065
0x10067
0x10069
0x1006B
0x1006D
15:8
7:4
RSVD
Reserved.
M13_SEL_DS1_LB[1:28] A 1 in these bits will force deMUXed DS1 or E1 signals to
be looped back.
M13_RDS1_EDGE[1:28] A 1 in these bits means that the received DS1/E1 signals
are retimed by the rising edge of the associated clocks. A
logic 0 means that the data is retimed by the falling edge.
3:0
0x0
Address
Bit
Name
Function
Reset
Default
0x000
0x00
0x1006E 15:7
RSVD
Reserved.
6:0
M13_DS2_RAI_SEND[7:1] The remote alarm indication is activated if these bits are
set to 1.
Address
Bit
Name
Function
Reset
Default
0x000
0x00
0x1006F
15:7
6:0
RSVD
Reserved.
M13_DS2_RSV_SEND[7:1] In the E1 mode, the reserved bit of DS2 is set to the
value of these bits.
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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