參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據通信
文件頁數(shù)： 566/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
566
Agere Systems Inc.
22 Cross Connect (XC) Block Functional Description
(continued)
5-9188(F)r.3
Figure 90. M12 MUX DS2 Output Cross Connect
There is another way to route DS2 signals for M12 MUXes through LINETXDATA and LINETXCLK pins, if avail-
able, by setting the block ID of XC_PDATA_Source_ID to 111 (refer to the Table on
page 557
). This configuration
is capable of supporting DS2 demand clocking operation. In DS2 demand clocking mode, the LINETXCLK pins act
as outputs; otherwise, they are input pins carrying incoming DS2 clocks. Depending on the clocking scheme, the
channel ID can be set up based on the following tables.
Table 631. XC_PDATA Source IDs for LINETXDATA Routing with Source Block = 111
Table 632. XC_PDATA Source IDs for LINETXCLK Routing with Source Block = 111
I/O Ch.
O
O
O
O
O
O
O
O
Description
Reserved
M12_DS2DAT_
M12_DS2DAT_
M12_DS2DAT_
M12_DS2DAT_
M12_DS2DAT_
M12_DS2DAT_
M12_DS2DAT_
I/O Ch.
O
O
O
O
O
O
O
O
Description
Reserved
M12_DS2DAT_1
M12_DS2DAT_2
M12_DS2DAT_3
M12_DS2DAT_4
M12_DS2DAT_5
M12_DS2DAT_6
M12_DS2DAT_7
I/O Ch.
O
O
O
O
O
O
O
O
Description
Reserved
M12_DS2DAT_1
M12_DS2DAT_2
M12_DS2DAT_3
M12_DS2DAT_4
M12_DS2DAT_5
M12_DS2DAT_6
M12_DS2DAT_7
I/O Ch. Description
O
24
O
25
O
26
O
27
O
28
O
29
O
30
O
31
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
I/O Ch.
O
O
O
O
O
O
O
O
Description
Reserved
DS2_AISCLK
DS2_AISCLK
DS2_AISCLK
DS2_AISCLK
DS2_AISCLK
DS2_AISCLK
DS2_AISCLK
I/O Ch.
O
O
O
O
O
O
O
O
Description
Reserved
DM12_DS2CLK_1
DM12_DS2CLK_2
DM12_DS2CLK_3
DM12_DS2CLK_4
DM12_DS2CLK_5
DM12_DS2CLK_6
DM12_DS2CLK_7
I/O Ch.
O
I
I
I
I
I
I
I
Description
Reserved
M12_DS2CLK[7:1]
input through
LINETXCLK pins,
the actual routings
are determined by
XC2_DS2M12CLK
SOURCE ID
I/O Ch. Description
O
24
O
25
O
26
O
27
O
28
O
29
O
30
O
31
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
M13
XC
EXTERNAL I/O
M12_DS2_DATA_OUT
XC2_DS2M12CLK
LINETXSYNC[7—1]
LINETXSYNC[14—8]
XC2_DS2M12CLK[1—7][7:0]
XC_SYNC[1—29][7:0]
SOURCE_ID = 000
CHANNEL_ID 9 TO 15
XC1
XC2
LINETXDATA[29—1]
LINERXCLK[29—1]
DS2_AISCLK
XC_DATA[1—29][7:0]
SOURCE_ID = 111
CHANNEL_ID 1TO 7
LINETXCLK[29—1]
相關PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關代理商/技術參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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