參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 20/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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20
Agere Systems Inc.
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
3 Pin Information
(continued)
Table 5. Telecom Bus (Low-Speed I/O) Pin Description
(continued)
Pin
Symbol
TLSDATAI[7:0]
Type
—
I/O
I/O
Description
W2, W1, W3, Y4,
Y2, Y1, Y3, AA4
Transmit Low-Speed Data [7:0].
This is a parallel data
bus. It is used to connect the upstream STS-1 signals from
the slave devices to the master device. In master mode,
TLSDATA is an input bus, 8 bits wide. It contains all the
transmit STS-1 data from the slave devices. In slave mode,
these pins are outputs and should be connected to the
TLSDATA[7:0] inputs on the master. TLSDATA contains
three byte-interleaved STS-1 time slots. The slot used by
each SPE mapper in the slaves and the master device is
determined by programing the SPE_TSTS3_TMSLOT reg-
ister bits.
Transmit Low-Speed Clock.
This is a 19.44 MHz or
6.48 MHz clock for the TLSDATA[7:0] bits. TLSCLK is an
output on a master Supermapper and an input on a slave.
AA2
TLSCLK
—
I/O
Note:
As outputs, these pins have 6 mA drive capability.
Transmit Low-Speed Parity.
This parity bit is generated
on the TLSDATA[7:0] bits output from slave devices and
input to the master Supermapper. May be configured for
odd or even parity generation or for checking.
Transmit Low-Speed SPE Marker.
High while the STS-1
payloads are present on the TLSDATA[7:0] bus. Low while
the STS-1 overhead is present on the TLSDATA[7:0] bus.
An output from the master and input on the slaves.
Transmit Low-Speed J0/J1/V1 Marker.
Transmit J0, J1,
or V1 timing indicator. High while the J0, J1, or V1 bits are
present on the TLSDATA[7:0] bus. An output on the master
and input on slaves.
Transmit Low-Speed V1 Marker 3.
Transmit V1 timing
indicator. High while the V1 bits are present on the
TLSDATA[7:0] bus. An output on the master and input on
slaves.
Receive Low-Speed Clock.
When in output (master)
mode, it is the receive side of the 51.84 MHz clock output,
synchronous to the receive high-speed input clock (data).
When in input (slave) mode, it receives a 51.84 MHz clock
input, synchronous to the receive high-speed input clock
(data).
AA3
TLSPAR
—
I/O
AB2
TLSSPE
—
I/O
AB4
TLSJ0J1V1
—
I/O
AB3
TLSV1
—
I/O
AC2
RLSC52
—
I/O
Note:
As outputs, these pins have 6 mA drive capability.
Receive Low-Speed Sync
. When in output (master) mode,
it is the receive side frame sync output synchronous to a
51.84 MHz output. When in input mode, it is the receive
side frame sync input synchronous to a 51.84 MHz input.
AC1
RLSSYNC52
—
I/O
相關PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關代理商/技術參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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