參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 87/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
87
Agere Systems Inc.
8 TMUX Registers
(continued)
Table 93. TMUX_RPOH[1—3]_DLT, Delta/Event (COR/COW)
(continued)
Address
Bit
Name
Function
Reset
Default
0
0x40008
2
TMUX_RINCE2
Receive Pointer Increment Event.
This event bit indicates
that a valid incoming pointer increment indication was
received on port 2. Only port 1 information is valid in AU-4
mode and in STS-1 mode. The mask bit is TMUX_RINCM2
(
Table 97 on page 91
). However, increment and decrement
event indication should be ignored during loss of pointer
(LOP) condition.
Receive Path AIS Delta.
This delta bit indicates a change in
state of the TMUX_RPAIS2 (
Table 102 on page 94
) state bit,
which designates that the port 2 pointer interpreter is in the
alarm indication signal state. Only port 1 information is valid
in AU-4 mode and in STS-1 mode. The mask bit is
TMUX_RPAISM2 (
Table 97 on page 91
).
Receive Loss of Pointer Delta.
This delta bit indicates a
change in state of the TMUX_RLOP2 (
Table 102 on
page 94
) state bit, which designates that the port 2 pointer
interpreter is in the loss of pointer state. Only port 1 informa-
tion is valid in AU-4 mode. The mask bit is TMUX_RLOPM2
(
Table 97 on page 91
).
Receive Path Signal Fail BER Algorithm Delta.
This delta
bit indicates a change of state for the signal fail BER algo-
rithm state bit TMUX_RSFB32 (
Table 102 on page 94
) at the
path level for port 3. Only port 1 information is valid in AU-4
mode and in STS-1 mode. The mask bit is TMUX_RSFB3M3
(
Table 97 on page 91
).
Receive Path Signal Degrade BER Algorithm Delta.
This
delta bit indicates a change of state for the signal fail BER
algorithm state bit TMUX_RSDB32 (
Table 102 on page 94
)
at the path level for port 3. Only port 1 information is valid in
AU-4 mode and in STS-1 mode. The mask bit is
TMUX_RSDB3M3 (
Table 97 on page 91
).
Receive Path Unequipped Event.
This event bit indicates
that the current value of the received C2 (signal label) byte,
TMUX_C2MON3[7:0] (
Table 114 on page 103
), has a value
0x00, indicating unequipped payload for port 3. Only port 1
information is valid in AU-4 mode and in STS-1 mode. The
mask bit is TMUX_RUNEQPM3 (
Table 97 on page 91
).
Receive Path Payload Label Mismatch Event.
This event
bit indicates that the current value of the received C2 (signal
label) byte, TMUX_C2MON3[7:0], differs from the expected
C2 value, TMUX_C2EXP3[7:0] (
Table 110 on page 102
) for
port 3. Only port 1 information is valid in AU-4 mode and in
STS-1 mode. The mask bit is TMUX_RPLMPM3 (
Table 97
on page 91
).
Receive N1 Monitor Delta.
This delta bit indicates a change
in state in TMUX_N1MON3[7:0] (
Table 114 on page 103
).
The N1 current value is updated when a consecutive and
consistent value is detected in the incoming N1 byte for
TMUX_CNTDN1[3:0] (
Table 109 on page 101
) frames on
port 3. Only port 1 information is valid in AU-4 mode and in
STS-1 mode. The mask bit is TMUX_RN1MONM3 (
Table 97
on page 91
).
1
TMUX_RPAISD2
0
0
TMUX_RLOPD2
0
0x40009
15
TMUX_RSFB3D3
0
14
TMUX_RSDB3D3
0
13
TMUX_RUNEQPE3
0
12
TMUX_RPLMPE3
0
11
TMUX_RN1MOND3
0
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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