參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類(lèi)： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁(yè)數(shù)： 417/784頁(yè)
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
417
Agere Systems Inc.
18 SPE Mapper Functional Description
(continued)
Whenever the continuous N-times detect signals are defined, they require not only that the monitored signal be
consistent for N consecutive frames, but also that the frame bytes be error free for all N frames before the status
can be updated. If there are any errors in the framing pattern, then the consecutive N-times detection counters
must be reset to 0. N can range from 1 to 15. Programming a CNTD block with any value less than 1 will set the
CNTD to 1 time detect.
18.14.1 Loss of Clock and Loss of Sync Monitors
The SPE mapper detects and reports loss of the input clocks state for RLSCLK (pin V4) (19 MHz clock) in bit
SPE_RLSLOC (
Table 158 on page 140
), RLSC52 (pin AC2) (52 MHz clock) in bit SPE_RC52LOC (
Table 158
),
and DS3DATAINCLK (pin J22) (DS3 external clock) in bit SPE_RDS3LOC (
Table 158
), as determined by stuck
high or stuck low for time T. The detection time T will be greater than 10 μs but less than 125 μs. The function uses
the microprocessor clock as its reference. The device will report changes in the states using bits, SPE_RLSLOCD
(
Table 156 on page 136
), SPE_RC52LOCD (
Table 156
), and SPE_RDS3LOCD (
Table 156
); interrupt mask bits
SPE_RLSLOCM, SPE_RC52LOCM
,
and SPE_RDS3LOCM (
Table 157 on page 138
), respectively.
The SPE mapper will detect loss-of-sync conditions for the telecom bus sync signals. The states are reported in the
bits, SPE_RSY52LOS, SPE_RJ0J1V1LOS, SPE_RSPELOS, and SPE_RV1LOS (
Table 158 on page 140
). The
device will report changes in the states in bits SPE_RSY52LOSD (
Table 156 on page 136
), SPE_RJ0J1V1LOSD
(
Table 156
), SPE_RSPELOSD (
Table 156
), SPE_RV1LOSD (
Table 156
); interrupt mask bits SPE_RSY52LOSM,
SPE_RJ0J1V1LOSM, SPE_RSPELOSM, and SPE_RV1LOSM (
Table 157 on page 138
), respectively.
18.14.2 J1 Monitor
J1 (path trace) monitoring has six different monitoring modes controlled by bits SPE_J1MONMODE[2:0]
(
Table 159 on page 141
):
I
SPE_J1MONMODE[2:0] = 000: the SPE mapper will latch the value of the J1 byte every frame for a total
64 bytes in SPE_RJ1DMON[1—64][7:0] (
Table 172 on page 151
). The SPE mapper compares the incoming J1
byte with the next expected value (the expected value is obtained by cycling through the previous stored 64
received bytes in round-robin fashion). The SPE mapper will perform a byte-by-byte comparison and, if different,
set the path trace identifier state bit SPE_RTIM (
Table 158 on page 140
). Any change in state is reported
in bit
SPE_RTIMD (
Table 156 on page 136
), using interrupt mask bit SPE_RTIMM (
Table 157 on page 138
). CRC is
not checked by the hardware.
I
SPE_J1MONMODE[2:0] = 001: this is the SONET framing mode. The hardware looks for 0x0D and then the
0x0DA characters to indicate that the next byte is the first byte of the path trace message. The J1 byte message
is continuously written into SPE_RJ1DMON[1—64][7:0]
with the first byte residing at the first address. If any
received byte does not match the previously received byte for its location, then the state bit SPE_RTIM
is set.
Any change in state is reported in bit SPE_RTIMD, using interrupt mask bit SPE_RTIMM.
I
SPE_J1MONMODE[2:0] = 010: this is the SDH framing mode. The hardware looks for the byte with the most sig-
nificant bit (MSB) set to 1, which indicates that the next byte is the second byte of the message. The rest of oper-
ation is the same as in SONET framing mode.
I
SPE_J1MONMODE[2:0] = 011: a new J1 byte (SPE_RJ1DMON[1][7:0]) will be detected after a number of con-
secutive consistent occurrences (SPE_CNTDJ1[3:0] (
Table 160 on page 142
)) of a new pattern in the J1 over-
head byte. Any changes to this byte is reported in bit SPE_RTIMD, using interrupt mask bit SPE_RTIMM. The
delta bit in this mode indicates a change in state for the J1 byte, and the bit SPE_RTIM is not used.
I
SPE_J1MONMODE[2:0] = 100: the user will program the 64 expected values of J1 in registers,
SPE_RJ1DEXP[1—64][7:0] (
Table 174 on page 151
), in SONET framing mode, where the first expected byte,
the byte following the 0x0A character, is written into the first register location, SPE_RJ1DEXP[1][7:0]. The SPE
mapper performs a byte-by-byte comparison of the incoming J1 sequence with the stored expected value. If dif-
ferent, the SPE will set the SPE_RTIM state bit. Any changes in the state are reported in bit SPE_RTIMD, using
interrupt mask bit SPE_RTIMM.
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PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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參數(shù)描述
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TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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