參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類(lèi)： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁(yè)數(shù)： 250/784頁(yè)
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
250
Agere Systems Inc.
12 28-Channel Framer Registers
(continued)
Table 321. FRM_FGR5, Framer Global Register 5 (COR)
12.3 Performance Monitor Global Registers
Table 322. FRM_PMGR1_B, Performance Monitor Global Register 1_B (R/W)
* P = 0x0 for the receive path, and P = 0x1 for the transmit path.
Address
Bit
Name
Function
Reset
Default
000
000000000
000
0x80015
15:12
11:0
RSVD
Reserved.
Must write to 0.
FRM_TPSSEI[28:17]
Transmit Path System Synchronization Error Inter-
rupt.
1 = indicates a transmit path system synchronization
error on links 28 to 17.
Address
*
Bit
Name
Function
Reset
Default
0
0x80P20
15
FRM_SEC_SEL
Framer PMRESET Source.
The source of the performance
monitoring interval (generally one second) may be selected to
be internal to the framer block or external to the framer block.
0 = external.
1 = internal.
14
FRM_GLB_PL_CFG
Global/Per-Link Configuration.
This bit is used to select glo-
bal RAC/RDC or per-link RAC/RDC. This bit selects global
reframe upon excessive CRC errors or per-link reframe upon
excessive CRC errors. When FRM_GLB_PL_CFG = 0, global
RAC/RDC is selected. The configurations in FRM_RAC
(0x80P32 bits [13:11]) and FRM_RDC (0x80P32 bits [10:8])
are used for all the applicable links. Reframe upon excessive
CRC errors is determined by FRM_CRCRFEN (0x80P32,
bit 5), which affects all the applicable links. When
FRM_GLB_PL_CFG = 1, per-link RAC/RDC is selected. The
configurations in FRM_PL_RAC (0x8LP94 bits [5:3]) and
FRM_PL_RDC (0x8LP94 bits [2:0]) are used for each individ-
ual link. Reframe upon excessive CRC errors is determined by
FRM_PL_CRCRFEN (0x8LP94, bit 8) for each individual link.
RSVD
Reserved.
Must write to 0.
FRM_CT125[12:0]
Framer Terminal Count.
This is the terminal count for an
internal 125
μ
s timer that is multiplied by 8000 to determine
the internal performance monitoring interval. This count is
based on the TDM clock speed. The default count is based on
a 51.84 MHz clock. This terminal count is calculated by the fol-
lowing equation:
0
13
12:0
000
0x1950
Timer terminal count = (125
μ
s)(f
TDM clock
).
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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