參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁(yè)數(shù)： 98/784頁(yè)
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
98
Agere Systems Inc.
8 TMUX Registers
(continued)
Table 106. TMUX_RAISINH_CTL, Receive Low-Speed Control Parameters (R/W)
Address
Bit
Name
Function
Reset
Default
0
0x4001C
15
TMUX_R_M1_BIT7
Receive M1 MSB Mode.
Control bit, when set to a
logic 1, causes the most significant bit in the M1 byte to
be ignored for line REI accumulation; otherwise, the
MSB is included.
Receive B3 Signal Degrade AIS Inhibit.
Control bit,
when set to a logic 1, inhibits the associated alarm from
causing the assertion of the AUTO_AIS output; other-
wise, the associated failure causes assertion of the cor-
responding AUTO_AIS output signal.
Receive B3 Signal Fail AIS Inhibit.
Control bit, when
set to a logic 1, inhibits the associated alarm from caus-
ing the assertion of the AUTO_AIS output; otherwise, the
associated failure causes assertion of the corresponding
AUTO_AIS output signal.
14
TMUX_RSDB3_AISINH
0
13
TMUX_RSFB3_AISINH
0
12:10 TMUX_RTIMP_AISINH[3:1]
Receive Path Trace Identifier Mismatch AIS Inhibit
Bits.
Control bits, when set to a logic 1, inhibit the asso-
ciated alarm from causing the assertion of the
AUTO_AIS output; otherwise, the associated failure
causes assertion of the corresponding AUTO_AIS output
signal.
9
TMUX_RUNEQP_AISINH
Receive Path Unequip
AIS Inhibit.
Control bit, when
set to a logic 1, inhibits the associated alarm from caus-
ing the assertion of the AUTO_AIS output; otherwise, the
associated failure causes assertion of the corresponding
AUTO_AIS output signal.
8
TMUX_RPLMP_AISINH
Receive Path Payload Label Mismatch
AIS Inhibit.
Control bit, when set to a logic 1, inhibits the associated
alarm from causing the assertion of the AUTO_AIS out-
put; otherwise, the associated failure causes assertion of
the corresponding AUTO_AIS output signal.
7
TMUX_RHSSD_AISINH
Receive High-Speed Signal Degrade AIS Inhibit.
Con-
trol bit, when set to a logic 1, inhibits the associated
alarm from causing AIS generation; otherwise, the asso-
ciated failure causes AIS generation on all STS-1/AU-3
outputs as well as the assertion of AUTO_AIS outputs.
6
TMUX_RHSSF_AISINH
Receive High-Speed Signal Fail AIS Inhibit.
Control
bit, when set to a logic 1, inhibits the associated alarm
from causing AIS generation; otherwise, the associated
failure causes AIS generation on all STS-1/AU-3 outputs
as well as the assertion of AUTO_AIS outputs.
5
TMUX_RPAISLOP_AISINH
Receive Path AIS or LOP AIS Inhibit.
Control bit, when
set to a logic 1, inhibits the associated alarm from caus-
ing AIS generation; otherwise, the associated failure
causes AIS generation on all STS-1/AU-3 outputs as
well as the assertion of AUTO_AIS outputs.
0
0
0
0
0
0
相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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