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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 101/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
99
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
9 DSP Communications Controller (DCC)
(continued)
9.4 DCC Controller I/O Signals
The DCC controller has several I/O signals used to support interprocessor communications.
9.5 DSP Read/Write Timing Diagrams
Figure 17. DSP Read Interface Timing Diagram
Table 76. DCC Controller I/O Signals
Signal
DSP_A[10:0]
Description
DSP address input signals[10:0]. Used to address the 1 Kword interprocessor
memories
,
tokens
, or
interrupt registers
.
DSP data bus[15:0]. This is the interprocessor data bus.
DSP read/write not strobe.
DSP chip select. Used to indicate a DSP access of the buffer memories.
DSP_D[15:0]
DSP_RWN
DSP_MCSN
If
A[10]
is low the
ARM
to DSP memory is accessed.
If
[A10]
is high the DSP to
ARM
memory is accessed.
DSP chip select.
Used to indicate an access of the
token
or
interrupt registers
.
DSP_ICSN
If
A[3]
= 0 then it is a
token register
access.
If
A[3]
,
A[2]
= 10 then it is an
ARM
interrupt register
access.
If
A[3]
,
A[2]
= 11 then it is a
DSP interrupt register
access.
DSP interrupt.
Indicates an external interrupt signal to the DSP from the
ARM
processor.
DSP_INTN0
Symbol
t1
t2
t3
t4
t5
t6
Description
Minimum
0 ns
—
0 ns
—
15.0 ns
10.0 ns
Maximum
—
14.0 ns
—
9.0 ns
—
—
DSP_A setup to CSN active.
CSN active to DSP_D valid.
DSP_A hold after CSN inactive.
DSP_D high-impedance after CSN inactive.
CSN active time.
CSN inactive before successive reads.
t2
t3
t1
DSP_A
DSP_RWN
DSP_D
t5
t4
t6
DSP_MCSN/
DSP_ICSN
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