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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 77/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
75
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
7 Programmable Timers
(continued)
7.4.3 WT Timer Count Register
The
WT count register
holds the current watchdog timer count value. Table 49 shows the format of the
WT count
register
.
Table 49. WT Count Register
7.4.4 Timer Status Register
The
timer status register
displays the interrupt status of both the watchdog timer and each of the 4 interval tim-
ers. Table 50 shows the format of the
timer status register
.
Table 50. Timer Status Register
7.4.5 Timer Interrupt Mask Register
The
timer interrupt mask register
enables and disables the status bits in the
timer status register
(Table 50)
from asserting the timer IRQ in the
interrupt request status register
, assuming it has been enabled in the
inter-
rupt request enable register
. If
IxM
or
WTM
is set to 1, the
IxS
or
WTS
bit in the
timer status register
(Table 50)
will cause the shared
IRQ
(timer interrupt) in the
interrupt request status register
(see Table 26 on page 51)
to
be asserted. Table 51 shows the format of the
timer interrupt mask register
.
Address 0xE000 501C
Bit #
Name
Bit #
31:16
15:0
31:16
RSVD
15:0
COUNTVALUE
Name
RSVD
Description
Reserved.
WT count register. This register uses a 16-bit counter format. The count rate is
based on the programmed count rate value.
COUNTVALUE
The value is reset by writing 0xFADE to this register.
Address 0xE000 5024
10:4
RSVD
Bit #
Name
Bit #
31:12
31:12
RSVD
11
3
2
1
0
WTS
I3S
I2S
I1S
I0S
Name
RSVD
WTS
Description
Reserved.
Watchdog timer interrupt status.
11
If 1, the watchdog timer interrupt mode is enabled (
WTI
in the
timer control
register
) and the time-out signal is asserted.
Write a 1 to this bit to clear it.
Reserved.
Interval timer channel status.
10:4
3:0
RSVD
I3S:I0S
If 1, the
IT count register
for the channel has reached 0.
Writing a 1 to each of these bits clears the bit.
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