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參數(shù)資料
| 型號(hào)： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級(jí)RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 202/248頁 |
| 文件大小： | 7321K |
| 代理商： | T8302 |
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200
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
15 Synchronous Serial Interface (SSI)
The SSI unit is compatible with the SPI interface of the
Motorola
*
68HC11 microcontroller. The following features of
the SPI interface are supported by the SSI interface:
I
Four-wire synchronous serial interface clock, data in, data out, slave select control.
I
Clock polarity selection.
I
Data phase selection.
I
Outputs can be programmed to be open-drain or direct-drive.
I
Four-wire full-duplex transfers.
I
Three-wire half-duplex or unidirectional transfers.
I
Detection of multiple-master bus contention faults and slave-mode write-collisions.
I
Support for DMA transfers.
15.1 Description
The SSI unit operates in either the master mode or the slave mode.
Figure 25 on page 202
shows a functional
block diagram of the SSI. The master unit in an SSI cluster enables slave units to receive and transmit data, and ini-
tiates transmissions by broadcasting a clock signal, called
SCK
, to all other units. A data register in each unit oper-
ates as an 8-bit shift register clocked by
SCK
. The master unit configures a data path between its data register and
the data register of one other slave unit, so that a 16-bit circular shift register is formed. Communication between
the master and slave units then occurs if eight
SCK
cycles cause the data values, stored in each register, to be
exchanged. This mode of operation is suitable for bidirectional communication between a master and slave unit. It
utilizes the four-wire interface consisting of clock, data in, data out, and slave select control.
Other possible modes of operation are as follows.
I
A master unit broadcasts a byte (or longer multibyte message) to several slave units simultaneously, provided
that only one slave is enabled to drive data back to the master.
I
A multimaster, multislave network may be constructed where a software protocol allows all units to share the two
data transmit/receive wires without data loss.
I
Slave units are capable of receiving data and returning data when only one data wire is connected in the system.
Pins
MDISDO
and
MDOSDI
are tied together to form a single bidirectional data line. The
MDISDO
,
MDOSDI
,
and
SCK
pins are configured as open-drain outputs to minimize contention from several drivers that is possible in
some of these configurations. An external pull-up resistor is required on all open-drain pins.
15.1.1 Clocks
SCK
is provided by the master unit and in the SSI. Seven different
SCK
rates derived from the system clock are
supported. If configured as a slave unit,
SCK
is obtained from outside of the device, and is assumed to be asyn-
chronous with respect to the slave’s system clock. Consequently, data transfers and error conditions also occur
asynchronously with respect to the slave’s system clock. A special register access sequence is defined for the
ARM
core to obtain data and status information from the slave SSI. Depending on the polarity of the shift clock and
the phase of the data relative to the shift clock, the SSI interface supports four different modes of transfer. These
modes are under program control, and master and slave units communicate in a common mode.
*
Motorola
is a registered trademark of Motorola Inc.
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