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參數(shù)資料
| 型號(hào)： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級(jí)RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 15/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Table of Contents
(continued)
Tables
Page
Agere Systems Inc.
13
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Table 151. Hc HCCA Register .............................................................................................................................171
Table 152. Hc Period Current ED Register .........................................................................................................171
Table 153. Hc Control Head ED Register ............................................................................................................172
Table 154. Hc Control Current ED Register .........................................................................................................172
Table 155. Hc Bulk Head ED Register .................................................................................................................173
Table 156. Hc Bulk Current ED Register .............................................................................................................173
Table 157. Hc Done Head Register .....................................................................................................................174
Table 158. Hc Fm Interval Register .....................................................................................................................175
Table 159. Hc Fm Remaining Register ...............................................................................................................175
Table 160. Hc Fm Number Register ....................................................................................................................176
Table 161. Hc Periodic Start Register .................................................................................................................176
Table 162. Hc LS Threshold Register .................................................................................................................177
Table 163. Hc Rh Descriptor A Register .............................................................................................................178
Table 164. Hc Rh Descriptor B Register .............................................................................................................180
Table 165. Hc Rh Status Register .......................................................................................................................181
Table 166. Hc Rh Port Status Register [1:NDP] ..................................................................................................182
Table 167. ACC Transfer Modes ..........................................................................................................................188
Table 168. Extended Characters ..........................................................................................................................189
Table 169. IrDA_ACC and UART_ACC Communication Controller Register Map ..............................................189
Table 170. Baud Rate Register ............................................................................................................................190
Table 171. Baud Rate Counter Register ..............................................................................................................190
Table 172. FIFO Status Register ..........................................................................................................................191
Table 173. Receiver Control Register ..................................................................................................................192
Table 174. ACC Parity Bit Encoding .....................................................................................................................192
Table 175. Transmitter Control Register ..............................................................................................................193
Table 176. Mode Control Register ........................................................................................................................193
Table 177. Tx/Rx FIFO Register ...........................................................................................................................194
Table 178. IrDA Feature Register .........................................................................................................................194
Table 179. ACC Interrupt Register .......................................................................................................................195
Table 180. ACC Interrupt Enable Register ...........................................................................................................196
Table 181. SSI Register Map ...............................................................................................................................203
Table 182. SSI Data Register ..............................................................................................................................203
Table 183. SSI Control Register 1 ........................................................................................................................204
Table 184. SSI Clock Divide Bit Encoding ............................................................................................................205
Table 185. SSI Control Register 2 ........................................................................................................................206
Table 186. SSI Interrupt Register ........................................................................................................................206
Table 187. SSI Interrupt Enable Register ............................................................................................................207
Table 188. PPI Parallel I/O Controller Register Map ............................................................................................218
Table 189. PPI Data Direction Register ................................................................................................................218
Table 190. PPI Port Data Register .......................................................................................................................219
Table 191. PPI Interrupt Enable Register .............................................................................................................219
Table 192. PPI Port Sense Register ....................................................................................................................220
Table 193. PPI Port Polarity Register ...................................................................................................................220
Table 194. PPI Pull-Up Enable Register ..............................................................................................................221
Table 195. PPI Port Data Clear Register ..............................................................................................................221
Table 196. PPI Port Data Set Register .................................................................................................................222
Table 197. PPI Programming Modes ...................................................................................................................222
Table 198. KLC Matrix Pins ..................................................................................................................................226
Table 199. KLC Register Map ..............................................................................................................................227
Table 200. Lamp Rate Registers ..........................................................................................................................228
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