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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁數(shù)： | 146/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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144
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
12 Ethernet 10/100 PHY(s)
(continued)
Signal
MRXD[3:0]
Type
O
Description
Receive data. 4-bit parallel data outputs that are synchronous to
MRXCLK.
When
MRX_ER
is asserted high in 100 Mbits/s mode, an error code will be presented on
MRXD[3:0]
where appropriate. The codes are as follows:
Packet errors:
ERROR_CODES
= 2h.
Link errors:
ERROR_CODES
= 3h. (Packet and link error codes will only be repeated if
register MR29
, bit 9, and
register MR29
, bit 8 are enabled.)
Premature end errors:
ERROR_CODES
= 4h.
Code errors:
ERROR_CODES
= 5h.
When
SER_SEL_PIN
is active-high and 10 Mbits/s mode is selected,
MRXD[0]
is used
for data output and
MRXD[3:1]
are 3-stated.
Receive error.
When high,
MRX_ER
indicates the 10/100 Ethernet transceiver macrocell
has detected a coding error in the frame presently being received.
MRX_ER
is synchro-
nous with
MRXCLK
.
Transmit clock.
25 MHz clock output in 100 Mbits/s mode, 2.5 MHz output in 10 Mbits/s
MII mode, and 10 MHz output in 10 Mbits/s serial mode. MTXCLK provides timing refer-
ence for the transfer of the
MTX_EN
,
MTXD
, and
MTX_ER
signals sampled on the rising
edge of
MTXCLK
.
Transmit data.
4-bit parallel input synchronous with
MTXCLK
. When
SER_SEL_PIN
is
active-high and 10 Mbits/s mode is selected, only
MTXD[0
] is valid.
Transmit enable.
When driven high, this signal indicates there is valid data on
MTXD[3:0]
.
MTX_EN
is synchronous with
MTXCLK
. When
SER_SEL_PIN
is active-
high and 10 Mbits/s mode is selected, this signal indicates there is valid data on
MTXD[0]
.
Transmit coding error.
When driven high, this signal causes the encoder to intentionally
corrupt the byte being transmitted across the MII (00100 will be transmitted). When the
encoder/decoder bypass bit is set, this input serves as the
MTXD[4]
input.
MRX_ER
O
MTXCLK
O
MTXD[3:0]
I
MTX_EN
I
MTX_ER
I
When in 10 Mbits/s mode, this signal is ignored.
Management data clock.
This is the timing reference for the transfer of data on the
MDIO
signal. This signal may be asynchronous to
MRXCLK
and
MTXCLK
. The maximum
clock rate is 25 MHz. This is driven from the repeater.
Management data input.
Control information is driven by the station management, syn-
chronous with
MDC
, onto this input.
Management data output.
Status information is driven by the 10/100 Ethernet trans-
ceiver macrocell, synchronous with
MDC
, onto this output.
Management data output enable. When high, this signal can be used to 3-state the
MDIO
bidirectional buffer (external to the 10/100 Ethernet transceiver macrocell).
MDC
I
MDIO_IN
I
MDIO_OUT
O
MDIO_HI_Z
O
Table 122. MII/5-Bit Serial Interface Signals
(continued)
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