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參數(shù)資料
| 型號(hào)： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級(jí)RISC機(jī)（ARM）的以太網(wǎng)使用IEEE 802.1q的服務(wù)質(zhì)量 |
| 文件頁(yè)數(shù)： | 198/248頁(yè) |
| 文件大小： | 7321K |
| 代理商： | T8302 |
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196
Agere Systems Inc.
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
Data Sheet
July 2001
14 IrDA_ACC and UART_ACC
(continued)
Table 179. ACC Interrupt Register
(continued)
Table 180. ACC Interrupt Enable Register
Bit #
2
Name
RXOEI
Description
Receive data overrun error. This bit is set when a receive overrun error occurs. If the overrun
interrupt enable bit is set while this bit is 1, an interrupt will be generated.
This bit is cleared by writing a 1 to this bit location.
Receiver FIFO half-full interrupt. This bit is a 1 if the receiver FIFO is half full or more than half
full. The receiver FIFO must be read or reset to remove this condition.
1
RXFHI
This bit is read-only.
Receiver FIFO full interrupt. This bit is a 1 if the receiver FIFO is full. The FIFO condition that
caused this interrupt must be removed (i.e., by writing the FIFO to remove this bit).
0
RXFFI
This bit is read-only.
Address 0xE000 8044, 0xE000 9044
10
TXSREE
3
RXFEI
Bit #
Name
Bit #
Name
Bit #
31:12
11
31:12
RSVD
5
RXNIE
Name
RSVD
TXNDIE
11
9
8
7
6
TXNDIE
4
RXPEI
TXFHE
2
RXOEI
Description
TXFEI
1
RXFHI
RSVD
0
RXFFI
RXFNFEI
—
—
Reserved.
Transmitter no data interrupt enable.
If 1, the transmitter no data interrupt is enabled.
If 0, no transmitter no data interrupt will be generated.
TXSREE Transmitter shift register empty interrupt enable.
If 1, the
transmitter shift register
empty interrupt is enabled.
If 0, no
transmitter shift register
empty interrupt will be generated.
TXFHE
Transmitter FIFO half-empty interrupt enable.
If 1, the transmitter FIFO half-empty interrupt is enabled.
If 0, no transmitter FIFO half-empty interrupt will be generated.
TXFEI
Transmitter FIFO empty interrupt enable.
If 1, the transmitter FIFO empty interrupt is enabled.
If 0, no transmitter FIFO empty interrupt will be generated.
RSVD
Reserved.
RXFNFEI RXFNFEI receiver FIFO not empty interrupt enable.
10
9
8
7
6
If 1, the receiver FIFO not empty interrupt is enabled.
If 0, the receiver FIFO not empty interrupt is disabled.
Receiver not idle interrupt.
5
RXNIE
If 1, the receiver not idle interrupt is enabled.
If 0, no receiver not idle interrupt will be generated.
Received data parity error interrupt enable.
4
RXPEI
If 1, the received data parity error interrupt is enabled.
If 0, no received data parity error interrupt will be generated.
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