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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務質(zhì)量 |
| 文件頁數(shù)： | 53/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
51
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
5 Programmable Interrupt Controller (PIC)
(continued)
5.2.1 Interrupt Request Status Register IRSR
The
interrupt request status register
IRSR
indicates the status of the latched
IRQ
request inputs. The
IRSR
bits
are enabled by the bits in the
interrupt request enable register
, i.e., the bit will not become set unless the corre-
sponding bit in the
interrupt request enable register
is also set. Table 26 shows the format of
interrupt request
status register IRSR
.
Table 26. Interrupt Request Status Register IRSR
* Replace n with any one of the following bits: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, or 15.
5.2.2 Interrupt Request Enable Registers IRER (Set, Clear)
The
interrupt request enable registers
IRER
enable or disable an interrupt request signal. Upon disabling an
IRER
bit, the corresponding bit in the
interrupt request status register
IRSR
is cleared.
The
interrupt request enable registers
IRER
have a dual mechanism for setting and clearing the enable bits.
Enable bits are allowed to be set or cleared independently with no knowledge of the other bits in the
interrupt
request enable register IRER
.
To set the enable bits, perform a write to the
interrupt request enable set register
IRESR
. Each data bit that is
set to 1 enables the corresponding interrupt. To clear the enable bits, perform a write to the
interrupt request
enable clear register
IRECR
. Each data bit that is set to 1 disables the corresponding interrupt.
These registers
are set to 0 on all reset
conditions.
Table 27 shows the format of
interrupt request enable registers IRER
.
Table 27. Interrupt Request Enable Registers IRER (Set = IRESR, Clear = IRECR)
* Replace n with any one of the following bits: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, or 15.
Address 0xE000 1000
Bit #
Name
Bit #
31:16
n*
31:16
RSVD
15:1
In*
Description
0
RSVD
Name
RSVD Reserved.
In*
IRQn status. Indicates that an interrupt is active from interrupt request n.
If 1, there is an active interrupt from interrupt source n.
If 0, there is no interrupt pending from interrupt source n.
IRQ1
and
IRQ2
are cleared by writing a 1 to bit 1 or 2 of the
IRQESCR
.
Bits[3:15} are cleared
by clearing the interrupt in their corresponding peripheral interrupt registers.
RSVD Reserved.
0
Addresses—Set 0xE000 1008, Clear 0xE000 100C
Bit #
Name
31:16
RSVD
15:1
En
*
0
RSVD
Bit #
31:16
n*
Name
RSVD
En
Description
Reserved.
Interrupt n enable.
Indicates if interrupt n is enabled or disabled.
If 1, interrupt n is enabled.
If 0, interrupt n is disabled.
Reserved.
0
RSVD
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