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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務質量 |
| 文件頁數(shù)： | 133/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
131
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
11 10/100 2-Port Repeater and Backplane Segment Controller
(continued)
11.4.3 Repeater Slice Input Clocks
Table 111. Repeater Slice Input Clocks
Signal
TX_EN(1,0)
Type
O
Description
Transmit enable.
In 10 Mbits/s mode,
TX_EN
indicates that the repeater slice is sourcing serial
10 Mbits/s data on
TXD [0]
. It is clocked out on the rising edge of the
TX_CLK
.
In 100 Mbits/s mode,
TX_EN
indicates the repeater slice is presenting nibbles on the
MII for transmission.
TX_EN
is asserted synchronously with the first nibble of the pre-
amble and will remain asserted while all nibbles to be transmitted are presented to
the MII. Exactly 7 octets of preamble and one
SFD
octet will be driven on
TXD [3:0],
and then the frame data will be put out on the seventeenth
TX_CLK
.
TX_EN
will be
deasserted prior to the first
TX_CLK
following the final nibble of a frame.
TX_EN
is
clocked out of the repeater slice with the rising edge of the
TX_CLK
clock. Alterna-
tively, if the
TXCPIN
bit is set low in the
global configuration register
(see Table
115 on page 135)
data is clocked out with an internal 25 MHz clock.
Transmit error.
TX_ER(1,0)
O
In 10 Mbits/s mode,
TX_ER
is not asserted.
In 100 Mbits/s mode,
TX_ER
indicates the repeater is requesting that the PHY trans-
mit a coding error.
TX_ER
will be asserted for the remainder of the packet.
TX_ER
will be deasserted for collisions.
TX_ER
will change after the rising edge of the
TX_CLK
clock (or 25 MHz system clocks if the
TXCPIN
bit is set low).
Link integrity status.
LIS(1,0)
Static
If
RX_DV
is true,
LIS
is a 1, indicating that the link is OK.
If
RX_DV
is false,
LIS
is a 0, indicating that there is no link.
Speed select.
SPD_SEL (1,0)
I
If
SPD_SEL
is set to a 1, the 100 Mbits/s mode is asserted.
If
SPD_SEL
is set to a 0, the 10 Mbits/s mode is asserted.
Signal
CLK10C
RX_CLK(1,0)
Type
I
I
Description
Clock.
This is a 10 MHz 100 ns clock
±
0.01 ns. The duty cycle high time = 35/65 ns.
Receive clock. This is a 10 MHz or a 25 MHz MII receive clock.
In 10 Mbits/s mode: 10 MHz period 100 ns
±
.01 ns. The duty cycle high time = 35/65 ns.
In 100 Mbits/s mode: 25 MHz period 40 ns
±
.004 ns duty cycle high time = 14/26 ns.
Transmit clock. This is a 10 MHz or a 25 MHz MII transmit clock.
TX_CLK(1,0)
I
In 10 Mbits/s mode: 10 MHz period 100 ns
±
.01 ns duty cycle high time = 35/65 ns.
In 100 Mbits/s mode: 25 MHz period 40 ns
±
.004 ns duty cycle high time = 14/26 ns.
Clock.
This is a 25 MHz 40 ns clock
±
0.01 ns.
Master clock.
This is a buffered version of
CLK10
or
CLK25
.
CLK25
MSTCLK
I
NA
Table 110. Repeater Slice Interface
(continued)
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