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參數(shù)資料
| 型號： | T8302 |
| 英文描述： | T8302 Internet Protocol Telephone Advanced RISC Machine (ARM) Ethernet QoS Using IEEE 802.1q |
| 中文描述： | T8302因特網(wǎng)協(xié)議電話高級RISC機（ARM）的以太網(wǎng)使用IEEE 802.1q的服務質量 |
| 文件頁數(shù)： | 161/248頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | T8302 |
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Agere Systems Inc.
159
Data Sheet
July 2001
T8302 Internet Protocol Telephone
Advanced RISC Machine (
ARM
)
12 Ethernet 10/100 PHY(s)
(continued)
Bit #
12
Name
Type
R
Description
UNLOCKED/JABBER
Unlocked/jabber.
If this bit is set when operating in 100 Mbits/s mode, it indicates that
the TX descrambler has lost lock.
If this bit is set when operating in 10 Mbits/s mode, it indicates a jab-
ber condition has been detected.
This bit will remain set until cleared by reading the register.
Link status.
11
LSTAT_OK
R
If 1, it indicates that a valid link has been established. This bit has a
latching low function as follows: a link failure will cause the bit to clear
and stay cleared until it has been read via the management interface.
Link partner pause.
10
PAUSE
R
If 1, it indicates that the external PHY wishes to exchange flow con-
trol information.
Link speed.
9
SPEED100
R
If 1, it indicates that the link has negotiated to 100 Mbits/s.
If 0, it indicates that the link is operating at 10 Mbits/s.
Duplex mode.
8
FULL_DUP
R
If 1, it indicates that the link has negotiated to full-duplex mode.
If 0, it indicates that the link has negotiated to half-duplex mode.
Interrupt configuration.
7
INT_CONF
R/W
If 0, it defines
RXERR_ST/LINK_STAT_CHANGE
to be the
RXERR_ST
bit, and the interrupt pin
MASK_STAT_INT
goes high
whenever any of bits [31.15:12] go high or
LSAT_OK
goes low.
When this bit is set high, it redefines bit 14 to become the
LINK_STAT_CHANGE
bit, and the interrupt pin
MASK_STAT_INT
goes high only when the link status changes (bit 14 goes high).
Defaults = 0.
Interrupt mask.
6
INT_MASK
R/W
When set high, no interrupt is generated by this channel under any
condition.
When set low, interrupts are generated according to
INT_CONF
.
Table 143. MR31 Device-Specific Register 4 (Quick Status) Bit Description
(continued)
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